JPS62283634A - 半導体装置 - Google Patents

半導体装置

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Publication number
JPS62283634A
JPS62283634A JP12650286A JP12650286A JPS62283634A JP S62283634 A JPS62283634 A JP S62283634A JP 12650286 A JP12650286 A JP 12650286A JP 12650286 A JP12650286 A JP 12650286A JP S62283634 A JPS62283634 A JP S62283634A
Authority
JP
Japan
Prior art keywords
substrate
chips
chip
semiconductor device
mold
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP12650286A
Other languages
English (en)
Inventor
Masanobu Iwasaki
岩崎　正修
Shin Nakao
中尾　伸
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
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Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP12650286A priority Critical patent/JPS62283634A/ja
Publication of JPS62283634A publication Critical patent/JPS62283634A/ja
Pending legal-status Critical Current

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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1515—Shape
    • H01L2924/15153—Shape the die mounting substrate comprising a recess for hosting the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/15165—Monolayer substrate

Landscapes

  • Wire Bonding (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ３、発明の詳細な説明 〔産業上の利用分野〕 この発明は、基板へのチップの実装密度を向上させた半
導体装置に関するものである。
〔従来の技術〕
第２図はＴ　Ａ　Ｂ　（Ｔ　ａｐｅ　Ａ　ｕｔｏｍａｔ
ｅｄ　Ｂ　ｏｎｄｉｎｇ）方式を用いて複数個のチップ
を基板に搭載した従来の半導体装置を示す断面図であり
、図において、１は基板、２はこの基板１にグイボンド
されたチップで、２ＩＰＩがグイボンドされた場合を示
す。３は前記基板１とチップ２との間の信号の入出力を
可能にするメタライズ部分、４は前記チップ２とメタラ
イズ部分３間にワイヤボンドされたリード、５は前記チ
ップ２を保護するモールドである。
〔発明が解決しようとする問題点〕
従来の半導体装置は、以上のように構成されているので
、チップ２は基板１の同一平面内に実装しなければなら
ず、実装面積が大きいという問題点があった。
この発明は、上記のような問題点を解消するためになさ
れたもので、従来より小さい面積で多くのチップを実装
できる半導体装置を得ることを目的とする。
〔問題点を解決するための手段〕
この発明に係る半導体装置は、チップを基板上に積み重
ねて実装したものである。
〔作用〕
この発明における半導体装置は、基板にチップを積み重
ねて実装するため、より小さい面積でより多くのチップ
を実装できる。
〔実施例〕
第１図はこの発明の一実施例を示す半導体装置の断面図
である。
この図において、１は基板、２．２’はこの基板１上に
グイボンドされたチップで、チップ２゜２′は積み重ね
られて実装される。３は信号等の入出力を可能にするメ
タライズ部分、４は前記チップ２，２′と基板１上のメ
タライズ部分３との間にワイヤボンドされたリードで、
信号等をやりとりする。５は前記チップ２を保護するた
めのモールドである。
チップ２は、まず基板１上にグイボンドされた後、各チ
ップと基板１上のメタライズ部分３との間にリード４の
ワイヤボンドが行われ、保護用のモールド５で保護され
る。このモールド５の上部を平坦化し、さらにその上に
チップ２′を積み重ねて実装する。
なお、上記実施例では基板１に２個のチップ２゜２′を
実装したものを示したが、複数個実装してもよい。
また上記実施例ではチップ２を基板１に直接ダイボンド
した場合について説明したが、ミニモールドしたチップ
を接着してもよく、上記実施例と■様の効果を奏する。
〔発明の効果〕
この発明は以上説明したとおり、基板上に積み重ねてチ
ップを実装したので、より小さい面積でより多くのチッ
プを実装でき、実装密度が向上する効果がある。
【図面の簡単な説明】
第１図はこの発明の一実施例を示す半導体装置の断面図
、第２図は従来の半導体装置を示す断面図である。 図において、１は基板、２，２’はチップ、３はメタラ
イズ部分、４はリード、５はモールドである。 なお、各図中の同一符号は同一または相当部分を示す。 代理人　大　岩　増　１ｊ１（外２名）第１図 手続補正書（目旬）

Claims (1)

    【特許請求の範囲】
  1. 　基板上にチップを搭載し、前記チップと基板上のメタ
    ライズ部分をリードで接続し、さらに前記チップをモー
    ルドで保護した半導体装置において、前記基板上に複数
    個のチップを積み重ねて実装したことを特徴とする半導
    体装置。
JP12650286A 1986-05-31 1986-05-31 半導体装置 Pending JPS62283634A (ja)

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JP12650286A JPS62283634A (ja) 1986-05-31 1986-05-31 半導体装置

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JP12650286A JPS62283634A (ja) 1986-05-31 1986-05-31 半導体装置

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JPS62283634A true JPS62283634A (ja) 1987-12-09

Family

ID=14936794

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JP12650286A Pending JPS62283634A (ja) 1986-05-31 1986-05-31 半導体装置

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5701031A (en) * 1990-04-26 1997-12-23 Hitachi, Ltd. Sealed stacked arrangement of semiconductor devices

Citations (2)

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JPS5355965A (en) * 1976-10-29 1978-05-20 Nec Corp Manufacture of semiconductor device
JPS5731166A (en) * 1980-07-31 1982-02-19 Fujitsu Ltd Semiconductor device

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