JPS622819Y2 - - Google Patents

Description

【考案の詳細な説明】 この考案はSHF帯以上の信号を取り扱うよう
な高周波回路に関する。そして、この高周波回路
において、トランジスタ、例えばソース接地用
FETを用いるとともに、このFETにて例えばソ
ース接地FETアンプを構成する場合に、回路
上、このFETの接地すべきソースを高周波的に
も接地状態を保ち、かつ、容易にこのFETを配
線基板に実装することができるようにすることを
目的とする。

通常のソース接地用高周波FETの構造は第１
図に示すようなものとなつている。第１図Ａはそ
の平面図であり、同図Ｂはその側面図である。１
はFET本体が収納されているパツケージであ
り、これよりはそのゲート電極のリード２とその
ドレイン電極のリード３が互いに対向する方向に
導出され、また、そのソース電極のリード４，５
がこれらリード２及び３の導出方向とは直交する
方向に導出されている。

このFETをソース接地構成の例えばソース接
地FETアンプとして配線基板に対して実装する
には従来次のようにしている。

第２図はその一例である。同図Ａはその平面図
であり、同図Ｂは同図ＡのＡ−A′断面図、同図
Ｃは同図ＡのＢ−B′断面図である。

図において、１０は配線基板であつて、これは
アルミナ等の誘電体からなつている。この基板１
０の裏面側にはその面全体に、あるいは所定のパ
ターン状にアース導体１１が被着される、また、
この基板１０の表面側には所定のパターン形状に
導体が被着されてストリツプライン１２，１３が
構成される。

また、この基板１０の表面には裏面側のアース
導体１１と、第２図Ｃに示すようにスルーホール
１４，１５を介して接続された導電パターン１
６，１７が設けられる。

そして、FET，１Ｆは、図に示すようにその
ゲートリード２がストリツプライン１２に、その
ドレインリード３がストリツプライン１３に、そ
れぞれはんだ付けにより接続され、また、ソース
リード４が導電パターン１６に、ソースリード５
が導電パターン１７に、それぞれはんだ付されて
接続されて、基板１０に対して実装されるもので
ある。

この例の場合、FET，１Ｆのソース電極は基
板１０の裏面側のアース導体１１とはスルーホー
ル１４，１５を介して接続され、これにてソース
接地が実現されている。すなわち、ソース電極と
アース導体１１との間にスルーホールの長さの分
の線路（これはインダクタンス分となる）が挿入
される状態となる。これは、低周波においては無
視でき、問題とならないが、SHF以上の高周波
になると、このスルーホール１４，１５の部分の
インダクタンスが無視できなくなり、その結果ソ
ース電極が高周波的に接地されず、アンプとして
利得の低下や発振の原因となる欠点がある。

第３図はソース接地FETアンプを構成する
FETの実装方法の他の例である。同図Ａはその
平面図、同図Ｂは同図ＡのＡ−A′断面図、同図
Ｃは同図ＡのＢ−B′断面図である。

この例では、基板は、ストリツプライン１２が
形成される基板１０ａと、ストリツプライン１３
が形成される基板１０ｂとに分離され、これら２
枚の基板１０ａ，１０ｂが金属からなる支持台１
８上に固定される。この場合に、２枚の基板１０
ａ，１０ｂはアース導体１１が被着されたその裏
面側が支持台１８に密着された状態で固定され
る。したがつて、支持台１８はアース導体と電気
的に接続され、この支持台１８自身がアース端子
とほぼ等価となつている。

FET，１Ｆは、第３図Ｂに示すように、この
２枚の基板１０ａ及び１０ｂ間において支持台１
８上に載置され、ゲートリード２とストリツプラ
イン１２とが、またドレインリード３とストリツ
プライン１３とが、それぞれ半田付けにより接続
される。FET，１Ｆのソース電極は、これが接
続される導電体からなる端子１９，２０がねじ２
１，２２によつて、第３図Ｃに示すように、支持
台１８に固定されて、アース電極に接続されるよ
うにされる。この場合、実際的には端子１９，２
０は金属からなる一枚の台座２３である。これは
ソース接地用高周波FETの構造はパツケージ１
の部分もメタライズされており、そのパツケージ
１部分はソース電極となつているため、このパツ
ケージ１を台座２３上に固定すれば、その台座２
３もソース電極となることを利用している。

この例によれば、ソース電極をほぼ直接的に接
地することができるので、高周波での接地状態は
良くなるが、FETの形状及び構造が特殊となる
とともに支持台１８を必要として高価になるとい
う欠点がある。

この考案は上述の欠点を一掃できるようにした
ものである。

以下、この考案の一実施例を第４図以下を参照
して説明しよう。

この考案においては、リードが第４図のように
導出されたFETを用いる。すなわち、この考案
においては、ゲートリード２及びドレインリード
３を図のようにパツケージ１の側面に沿う方向に
ともに導出するとともに、ソースリード４，５を
これらゲートリード２及びドレインリード３の導
出方向を含む面内においてパツケージ１から互い
に対向する方向に導出する。この場合、FETは
ゲートリード２及びドレインリード３と２本のソ
ースリード４，５とを交換したような形状であつ
てもよい。

このような形状のFET，１Ｆをこの考案では
次のようにして配線基板に実装する。

すなわち、第５図はその一例で、同図Ａはその
平面図、同図ＢはそのＡ−A′断面図である。

この場合、基板１０には第５図に示すように
FET，１Ｆのパツケージ部１を収納できるよう
なくり抜き部２４を設ける。そして、第４図に示
したようなFET，１Ｆを、基板１０の裏面側か
らこのくり抜き部に収納する。そして、基板１０
の表面側に突出したゲートリード２及びドレイン
リード３を第５図Ｂに示すように折り曲げて、こ
の基板１０の表面側に形成されたストリツプライ
ン１２及び１３と半田付けにより接続する。ソー
スリード４，５は基板１０の裏面側のアース導体
１１と半田付けにより接続する。

第４図でゲートリード２及びドレインリード３
とソースリード４，５とを交換したようなFET
のときは、このFETを基板１０の表面側よりく
り抜き部２４にそのパツケージ１部分が収納され
るように挿入し、基板１０に垂直に突出するソー
スリード４，５を折り曲げて基板１０の裏面側の
アース導体１１と半田付けするようにすればよ
い。

以上のようにしてFET，１Ｆを基板１０に実
装すれば、ソースリード４，５は直接にアース導
体１１と接続され、第２図の例のようなスルーホ
ールは用いないので、ソース電極は高周波的にも
良好に接地される。したがつて、アンプとしてこ
れに帰因する利得の低下や発振のおそれがない。

また、第３図例のように基板及びFETを支持
する支持台を必要とせず、また、ねじ止め等の構
造ではないので、コスト高となるおそれも殆んど
ない。

ところで、第５図Ｃに示すように、FETにソ
ースリードを設けず、パツケージ１部分がソース
電極となつていることを利用して、基板１０のく
り抜き部２４にFETを配するとともに、パツケ
ージ１部分を裏面側のアース導体１１と半田付け
することも考えられる。しかしながら、この方法
は半田付けがむずかしいとともに、パツケージ１
に半田付けするため、熱によるFETの特性劣化
を引き起こすおそれがある。この考案の場合に
は、ソースリードを導出して、アース導体と半田
付けするためそのような欠点は生じない。

また、この考案においてはゲートリード及びド
レインリードとソースリードとをパツケージ１の
異なる端面側から導出するようにするとともにゲ
ートリード及びドレインリードの導出方向を含む
面とソースリードの導出方向を含む面とが従来の
ように直交するのではなく、同一面となるように
したことにより、次のような効果がある。

すなわち、ストリツプラインからのゲート入力
を、ストリツプラインのインピーダンスが例えば
50Ωであるとき、そのままのインピーダンスを保
つて入力できればマツチングが良好となつて好都
合であるが、従来はゲート、ドレインのリード導
出方向とソースリードの導出方向とが直交するた
めインピーダンスが変わつてマツチングが取りに
くい欠点があつた。これに対し、この考案では基
板に実装したとき、ゲートリード、ドレインリー
ドと、ソースリードは同方向となるので、このよ
うにインピーダンスが変わるおそれが少なく、マ
ツチングが取り易いという利点がある。

【図面の簡単な説明】

第１図はソース接地用FETの構造の従来例を
示す図、第２図は従来のソース接地FETアンプ
のFET実装方法の一例を示す図、第３図は他の
例を示す図、第４図はこの考案に用いるソース接
地用FETの構造の一例を示す図、第５図はその
実装方法の一例を示す図である。 １Ｆはソース接地用FET、１はそのパツケー
ジ、２はゲートリード、３はドレインリード、４
及び５はソースリード、１０は配線基板、１１は
アース導体、１２及び１３はストリツプラインで
ある。

Claims (1)

【実用新案登録請求の範囲】
1. 一面側にアース導体が被着された配線基板の他
   面側にストリツプラインを構成する導体が所定の
   パターン形状に被着され、上記配線基板にくり抜
   き部が設けられ、このくり抜き部に高周波用トラ
   ンジスタのパーケツジ部分が収納され、上記トラ
   ンジスタの制御電極のリードと一方の被制御電極
   のリードとは互いに対向する一方向に上記パツケ
   ージ部分から設けられて、それぞれ上記配線基板
   の他面側のストリツプラインを構成する導体に接
   続され、上記トランジスタの他方の被制御電極の
   リードは上記一方向と同方向に上記パツケージ部
   分から設けられて上記配線基板の一面側のアース
   導体に接続されるようになされた高周波回路。