JPS62271016A - デジタル信号処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の詳細な説明 以下の順序でこの発明を説明する。

Ａ　産業上の利用分野 Ｂ　発明の概要 Ｃ従来の技術 Ｄ　発明が解決しようとする問題点 Ｅ　問題点を解決するための手段 Ｆ　作用 Ｇ　実施例 Ｇ１デジタル信号処理装置の構成の説明（第１図） ０２人力及び出力のセレクト動作の説明（第１図） Ｇ３演算部の例の説明（第２図） Ｈ発明の効果 Ａ　産業上の利用分野 この発明はデジタル信号処理装置に関し、特に、その入
出力部の構成に係わる。

Ｂ　発明の概要 この発明は２ｎビットのデジタル信号の処理が可能なプ
ロセッサの入出力のパス構造を工夫して、２ｎビット×
１系統入力、ｎビット×２又は１系統入力、２ｎビット
×１系続出力、ｎビット×２又はｌ系続出力を、適宜、
処理により可変にできるようにしたものである。

Ｃ従来の技術 ビデオ画像処理システムが種々提案されている（例えば
電子通信学会論文誌８５／　４　Ｖｏｌ、　Ｊ６Ｂ　−
ＤＮｏ、４、特開昭５８−２１５８１３号公報参照）。

第３図はこのビデオ画像処理装置の一例を示すものであ
る。

一般にこの種の処理装置は同図に示すように入出力部（
１）と、入力画像メモリ　（２Ａ）と出力画像メモリ　
（２Ｂ）とからなるメモリ部（２）と、データ処理部（
３）とから構成されている。

入出力部（１）は、例えばビデオカメラ（４）よりのビ
デオ信号をＡ／Ｄ変換してデジタル画像データとし、こ
れを入力画像メモリ　（２Ａ）に書き込み、また、出力
画像メモリ　（２Ｂ）より処理された画像データを読み
出し、これをＤ／Ａ変換してアナログビデオ信号に戻し
、これを例えばＶ　Ｔ　Ｒ（５３に記録したり、モニタ
受像機（６）に供給してビデオ画像をモニタできるよう
にする。

メモリ部（２）への書き込み及び読み出しは画像の（２
Ａ）及び（２Ｂ）の各々は１フイールドあるいはｌフレ
ーム分の画像データ分の容量を有するメモリを複数枚有
する。

データ処理部（３）はプロセッサを有し、そのプログラ
ムに従って入力画像メモリ（２７１χこストアされた画
像データを読み出してこれに種々の加工処理を加え、そ
の処理後のデータを出力画像メモリ　（２Ｂ）・　に書
き込む処理を行う。

データ処理部（３）のプロセッサは１枚あるいは複数枚
のプロセッサからなっており、そのマイクロプログラム
メモリの内容であるマイクロプログラムは、より処理の
幅を広げる場合には交換できるようにされている。この
場合、プログラム供給部（一般にはホストのコンピュー
タ）（７）よりそのマイクロプログラムが各プロセッサ
に供給され、ユーザのプログラム交換要求（スイッチの
オン）によりマイクロプログラムが交換されるようにさ
れている。

ところで、この種のマイクロプログラムで制御されるデ
ジタルプロセッサは、第４図に示すように、マイクロプ
ログラムがストアされ、マイクロインストラクションを
出力する制御部（１１）と、このマイクロインストラク
ションに従って演算が実行される演算部（１２）とから
なる、そして、入力デジタルデータが演算部（１２）に
供給される。

そして、この演算部（１２）の情報の一部が制御部（１
１）に与えられて、演算情報がプログラムに反映される
とともに演算結果がこの演算部（１２）より出力デジタ
ルデータとして得られる。

従来、一般にこのデジタルプロセッサの入出力パスの構
造は固定されている。すなわち、例えば１６ビット×１
系統であるとか、８ビット×２系統であるとかのように
定まっていた。

Ｄ　発明が解決しようとする問題点 ところが、このように入出力パスの構造が固定的に定ま
ったものであるということは、処理によって入出力パス
の構造を変えたい場合にもそれができないということを
意味する。

デジタルプロセッサの用途が全くの固定的なものであれ
ばそれでもよいが、汎用性を重視して作られたプロセッ
サを考えた場合、それでは鼻常に不便であり、そのプロ
セッサの有効利用ができない。

この発明は特にこの汎用性を重視したデジタルプロセッ
サの有効利用を図ることができるデジタル信号処理装置
を提供しようとするものである。

Ｅ　問題点を解決するための手段 この出願の第１の発明においては、２ｎビットのデジタ
ルデータの処理が可能な処理用プロセッサと、この処理
用プロセッサの入力側において、上記２ｎビットを上位
ｎビットと下位ｎビットとに分け、処理用プロセッサを
ｎビット処理用として用いるときは上位ｎビットと下位
ｎビットとの一方を入力選択し、処理用プロセッサを２
ｎビ・ノド処理用として用いるときは上位と下位を合わ
せて入力選択するセレクタ（２０）を設ける。

また、この出願の第２の発明においては、処理用プロセ
ッサの出力側において、２ｎビットを上位ｎビットと下
位ｎビットとに分け、上位ｎビットのみを選択して出力
データとする状態と、上位と下位とを合わせて選択して
出力データとする状態とを選択するセレクタ（３０）を
設ける。

さらに、この出願の第３の発明においては処理用プロセ
ッサの入力側にセレクタ（２０）を設けるとともに処理
用プロセッサの出力側にセレクタ（３０）を設ける。

Ｆ　作用 第１の発明の場合には、セレクタ（２０）により入力が
２ｎビット×１系統、ｎビット×１系統、ｎビット×２
系統のいずれもが選択可能であり、汎用性が高い。

第２の発明の場合にはセクレタ（３０）により出力とし
て２ｎビット×１系統、ｎビット×１系統、ｎビット×
２系統のいずれもが選択可能であり、汎用性が高い。

第３の発明の場合にはセレクタ（２ｏ）とセレクタ（３
０）とにより、入出力側の双方で上記の選択が可能であ
り、入出力側双方の選択の組み合わせ数だけ選択枝がで
きることになり、汎用性が非常に高い。

Ｇ　実施例 Ｇ１デジタル信号処理装置の構成の説明第１図はこの発
明装置の一実施例を示すもので、この例ではデジタルプ
ロセッサ（１０）の演算部（１２）の入力側に入力セレ
クタ（２０）を設け、また、演算部（１２）の出力側に
出力セレクタ（３ｏ）を設ける。

この例の場合、プロセッサ（１ｏ）はその内部の演算部
（１２）はどこでも、例えば２Ｘ８＝１６ビット幅で計
算ができるようになっている。

そして、この例においては入力セレクタ（２０）では１
６ビット入力を上位８ビットと、下位８ビットに分ける
。そして、入力端子（２１）は上位８ビット用として、
入力端子（２２）は下位８ビット用として用いる。

そして、入力端子（２１）よりの上位８ビットはレジス
タ（２３）に供給し、入力端子（２２）よりの下位８ビ
ットはレジスタ（２４）に供給するとともにセレクタ（
２６）を介してレジスタ（２５）に供給する。また、“
０”データ発生手段（４−０）よりの８ビットがすべて
“０”のデータがセレクタ（２６）に供給される。そし
て、レジスタ（２３）及び（２４）の出力は互いに接続
され、その共通接続点に得られるデータ（８ビット）が
デジタルプロセッサ（ｌＯ）の演算部（１２）の上位８
ビットの入力とされる。

また、レジスタ（２５）の出力はデジタルプロセッサ（
１０）の演算部（１２）の下位８ビットの入力とされる
。

また、（２７）は上位８ビットの入力としてレジスタ（
２３）の出力を選択するかレジスタ（２４）の出力を選
択するかのセレクト信号ＳＬ１の入力端子で、この信号
ＳＬ１はレジスタ（２３）のアウトプットイネーブル端
子に供給されるとともにインバータ（２８）を介してレ
ジスタ（２４）のアウトプットイネーブル端子に供給さ
れる。

また、（２９）は演算部（１２）への入力を１６ビット
入力とするか８ビット入力とするかのセレクト信号ＳＬ
２の入力端子で、この信号ＳＬ２はセレクタ（２６）に
供給される。

一方、出力セレクタ（３０）においても演算部（１２）
の１６ビット出力を上位８ビットと下位８ビットに分け
る。そして、その上位８ビットはレジスタ（３１）を介
して出力端子（３４）に導出されるとともにレジスタ（
３２）に供給される。また下位８ビットはレジスタ（３
３）に供給される。

そして、レジスタ（３２）と（３３）の出力端は互いに
接続され、その接続点に得られる信号（８ビット）が出
力端（３５）に導出される。

（３６）は出力端（３４）に得る上位８ビットの出力と
してレジスタ（３２）の出力を選択するかレジスタ（３
３）の出力を選択するかのセレクト信号ＳＬ３の入力端
子で、このセレクト信号ＳＬ３はそのままレジスタ（３
２）のアウトプットイネーブル端子に供給されるととも
にインバータ（３７）を介してレジスタ（３３）のアウ
トプットイネーブル端子に供給される。

０２人力及び出力のセレクト動作の説明以上の構成にお
いて、入力側を１６ビット×１系統とみたいときには、
入力端子（２１）には１６ビットの入力デジタル信号の
上位８ビットを入力し、入力端子（２２）には１６ビッ
トの入力デジタル信号の下位８ビットを入力する。そし
て、セレクト信号ＳＬ１は「０」の状態とする。すると
、レジスタ（２３）より上位８ビットのデータが取り出
され、これが演算部（１２）に供給される。

また、セレクト信号ＳＬ２は例えばｒＯＪの状態とされ
てセレクタ（２６）からは入力端子（２２）よりの下位
８ビットのデータが得られ、これがレジスタ（２５）を
通じて演算部（１２）に供給される。

つまり、１６ビットのデータが演算部（１２）にそのま
ま供給される。

そして、演算部（１２）では１６ビットのデジタル信号
のデータ処理がなされ、１６ビットの出力データが出力
セレクタ（３０）に供給される。

この１６ビット×１系統の場合、出力セレクタ（３０）
では、端子（３６）よりのセレクト信号ＳＬ３は「１」
とされる、したがって、レジスタ（３３）の出力がイネ
ーブルの状態となり、出力端子（３４）にはレジスタ（
３１）よりの１６ビット出力のうちの上位８ビットが得
られ、出力端子（３５）にはレジスタ（３３）よりの下
位８ビットが得られる。

次に、入力側を８ビット×２系統とみたいときには、入
力端子（２１）には第１の系統の８ビットのデジタルデ
ータを供給し、入力端子（２２）には第２の系統の８ビ
ットのデジタルデータを供給する。

そして、この場合、第１及び第２の系統のデータ転送レ
ートが等しいものとすると、各レジスタ（２３）　　（
２４）にはその転送レートで順次データがラッチされる
が、端子（２７）よりのセレクト信号ＳＬ１としては１
−９−ンプル毎にｒＯｊ　　ｒｌＪの状態を交互に反転
する、すなわち、データ転送レートの２倍の周波数の信
号を供給する。したがって、演算部（１２）の上位８ビ
ットの入力データとしては、レジスタ（２３）よりの第
１の系統のサンプルデータと第２の系統のサンプルデー
タとが交互に供給される。

このとき、端子（２９）よりのセレクト信号ＳＬ２は「
１」とされ、“０″デ一タ発生手段（ψンよりの８ビッ
トすべて“０”のデータがセレクタ（２６）より得られ
、これがレジスタ（２５）を介して演算部（１２）にそ
の１６ビット入力の下位８ビットとして供給される。

したがって、このときは、演算部（１２）ではその上位
８ビットにおいて第１の系統の８ビットデータと第２の
系統の８ビットデータとが１サンプル毎に時分割的に処
理される。このとき、演算部（１２）の下位８ビットに
はすべて“０”のデータが供給されているから、桁上げ
により上位８ビットのデータ演算に影響を与えることは
ない。

なお、第１の系統の８ビットデータと第２の系統８ビッ
トデータとを同時に処理する必要がないのであれば、１
サンプル毎にレジスタ（２３）と（２４）とを交互に出
力イネーブルにする必要はなく、したがって、両者のデ
ータ転送レートが同じである必要もなく、第１の系統の
８ビットデータのみを処理する期間ではレジスタ（２３
）を、第２の系統の８ビットデータのみを処理する期間
ではレジスタ（２４）を、それぞれ出力イネーブルにす
るようにセレクト信号ＳＬ１を与えればよい。

この８ピツ）Ｘ２系統の処理の場合の出力側のセレクタ
（３０）は次のようにされる。

この場合、端子（３６）よりのセレクト信号ＳＬ３は「
０」の状態とされてレジスタ（３２）よりのデータが出
力端子（３５）に得られる。つまり、演算部（１２）よ
りの１６ビット出力のうち上位８ビットのデータが、レ
ジスタ（３１）を介して出力端子（３４）に導出される
とともにレジスタ（３２）を介して出力端子（３５）に
導出されるものである。ただし、この場合には、レジス
タ（３１）と（３２）に与えられるクロックがコントロ
ールされるもので、第１の系統と第２の系統のデータが
交互に上位８ビット出力とされるときは、演算部（１２
）の出力のデータ転送レートの１／２の周波数であって
、位相が互いに１８０°ずれた２つのクロックのうち、
第１の系統のデータの出力に位相同期したクロ。

りがレジスタ（３１）に、第２の系統のデータの出力に
位相同期したクロックがレジスタ（３２）に、それぞれ
供給されて、出力端子（３４）には第１の系統の８ビッ
トのデータが、出力端子（３５）には第２の系統の８ビ
ットのデータが、それぞれ得られることになる。

また、この例の場合、８ビット×１系統入力及び出力と
することも可能である。

すなわち、この場合には、８ビットの入力データは入力
端子（２１）又は（２２）のどちらか一方に入力し、レ
ジスタ（２３）　　（２４）のうち入力した方のレジス
タを出力イネーブルとするようにセレクト信号ＳＬｌを
供給し、これを演算部（１２）の上位８ビットとして入
力する。

一方、セレクタ（２６）は“０”データ発生手段（４０
）よりの８ビットすべて“０”のデータを選択し、これ
を演算部（１２）の下位８ビ７トとしてレジスタ（２５
）を介して供給する。

演算部（１２）では１６ビットのデータとして処理する
が下位８ビットがすべて“０″であるため、８ビット×
２系統の場合と全く同様にして上位８ビットだけに着目
してみれば、これに下位ビットが全く影響を与えること
はなく、８ビットのデータを処理をしたのと同様である
。

そして、この場合には、この上位８ビットのデータがレ
ジスタ（３１）を介して出力端子（３４）に導出される
とともに、セレクト信号ＳＬ３により出力端子（３５）
にも導出することができるので、出力端子（３４）　　
（３５）のデータいずれかを無視すれば１系続出力とな
り、両端子（３４）　　（３５）を生かせば２系続出力
となる。

なお、入力セレクタ（２０）における選択と、出力セレ
クタ（３０）における選択とは全く独立にできるので、
入力は１系統、出力は２系統、逆に入力は２系統、出力
は１系統、入出力ともに１系統又は２系統というように
種々の組み合わせができる。

もちろん、プロセッサ（１０）の入力側と出力側の両方
にセレクタ（２０）　　（３０）を設ける場合だけでな
く、入力セレクタ（２０）のみが設けられる場合、出力
セレクタ（３０）のみが設けられる場合もあり、それぞ
れの場合に汎用性の点で効果がある。

Ｇ３演算部（１２）の例の説明 演算部（１２）の構成としては、１６ビットのデータを
１系統で処理するものでよいが、例えば以下の例のよう
に８ビットごとのデータ系を２系統設け、上位８ビット
と下位８ビットをそれぞれ分担させるようにしてもよい
。

すなわち、第２図はこの演算部（１２）の構成の一例で
、第１の演算部（３０１Ｘ）と、第２の演算部（３０１
Ｙ）とからなる。これら各演算部（３０１Ｘ）（３０１
Ｙ）はまったく同じ構造を有するので、演算部（３０１
Ｘ）　　（３０１Ｙ）には対応する部分に同一番号を付
与するとともにこの番号にサフィックスＸ。

Ｙを付与して示す。

すなわち、第１（７）演算部（３０１Ｘ）は乗算器（３
１１Ｘ）と、加減算器（３１２Ｘ）と、係数メモリ　（
３１３Ｘ）と、データメモリ　（３１４Ｘ）と、複数個
のレジスタ（３２１Ｘ）〜（３３１Ｘ）と、トライステ
ートバッファ　（３４１Ｘ）〜（３４３Ｘ）とからなる
。

レジスタ（３２１Ｘ）　〜（３２９Ｘ）　（７）出力を
イネーブルとするかどうか、乗算器（３１１Ｘ）を働か
せるかどうか、レジスタ（３２３Ｘ）　　（３２４Ｘ）
　　（３２８Ｘ）　　（３２９）Ｃ）（３３０Ｘ）　　
（３３１Ｘ）にデータを取り込むかどうか等は、制御部
（１１）よりのマイクロインストラクションによる。

また、トライステートバッファ（３４１Ｘ）〜（３４３
Ｘ）もマイクロインストラクションにより制御される。

そして、入力データはレジスタ（３２１Ｘ）に供給され
、レジスタ（３３１Ｘ）より出力データが取り出される
。係数メモリ　（３１３Ｘ）にはｃｏｓθ、　ｓｉｎθ
等の係数データがストアされ、適宜マイクロインストラ
クションにより取り出される。

データメモリ　（３１４Ｘ）は必要に応じて生成した出
力データをストアしておくものである。

第２の演算部（３０１Ｙ）も同様に構成され、入力デー
タはレジスタ（３２１Ｙ）に供給され、レジスタ（３３
１Ｙ）より出力データが取り出される。

この場合、第１及び第２の演算部（３０１Ｘ）及び（３
０１Ｙ）はともに８ビットのデータを処理できるように
され、両者で合わせて１６ビットのデータ処理ができる
ようにされている。そして、第１及び第２の演算部（３
ＱＩＸ）及び（３０１Ｙ）のどちらが上位８ビット、下
位８ビットを受は持ってもよいように汎用性を有するよ
うにされており、加減算器（３１２Ｘ）の出力がレジス
タ（３２９Ｙ）に、加減算器（３１２Ｙ）の出力がレジ
スタ（３２９Ｘ）に、それぞれ供給され、また、レジス
タ（３３０Ｘ）の出力がレジスタ（３２４Ｙ）に、レジ
スタ（３３０Ｙ）の出力がレジスタ（３２４Ｘ）に、そ
れぞれ供給され、演算部（３０１Ｘ）と（３０１Ｙ）間
で互いに桁上げ等の情報の授受がなされる。

この８ビット２系統の演算部（３０１Ｘ）　　（３０１
Ｙ）からなる演算部（１２）を用いる場合には、８ビッ
ト×２系統として、又は８ピッ１−ＸＩ糸系統して使用
ず７）場合に前述例のように“０”データ発生手段（４
０）を用いなくても演算部（３０１Ｘ）と（３０１Ｙ）
間の上記桁上げ等の情報の授受を禁止（例えばレジスタ
（３２４Ｘ）　　（３２４Ｙ）　　（３２９Ｘ）　　（
３２９Ｙ）　（７）？’７トプツトイネーブルを制御し
て、出力を禁止）して、演算部（３０１Ｘ）と（３０１
Ｙ）を全く独立にすることにより下位８ビットが上位８
ビットに影響を与えることは防ぐことができる。

なお、以上は２ｎ＝１６、すなわちｎ＝８ビットの場合
であるが、これに限られるものではないことはもちろん
である。

Ｈ発明の効果 この発明によれば、デジタルプロセッサの入力側及び又
は出力側において、２ｎビットを上位ｎビットと下位ｎ
ビットに分け、この上位と下位を適宜選択できるように
したセレクタを設けたので、同一のデジタルプロセッサ
で２ｎビット×１系統入出力、ｎビット×２系統入出力
などの処理をすることができ、汎用性を重視して作られ
たデジタルプロセッサの有効利用を図ることができる。

【図面の簡単な説明】

第１図はこの発明装置の一実施例のブロック図、第２図
はその要部の一例のブロック図、第３図はこの発明装置
の例としての画像処理装置の一例のブロック図、第４図
はデジタルプロセッサの構成例を示すブロック図である
。 （１０）はデジタルプロセッサ、（１１）はその制御部
、（１２）はその演算部、（２０）は入力セレクタ、（
３０）は出力セレクタである。

Claims (1)

1. 【特許請求の範囲】 １、２ｎビットのデジタルデータの処理が可能な処理用
   プロセッサと、 この処理用プロセッサの入力側において、上記２ｎビッ
   トを上位ｎビットと下位ｎビットとに分け、上記処理用
   プロセッサをｎビット処理用として用いるときは上記上
   位ｎビットと下位ｎビットとの一方を入力選択し、上記
   処理用プロセッサを２ｎビット処理用として用いるとき
   は上位と下位を合わせて入力選択するセレクタとを設け
   たデジタル信号処理装置。 ２、２ｎビットのデジタルデータの処理が可能な処理用
   プロセッサと、 この処理用プロセッサの出力側において、上記２ｎビッ
   トを上位ｎビットと下位ｎビットとに分け、上位ｎビッ
   トのみを選択して出力データとする状態と、上位と下位
   とを合わせて選択して出力データとする状態とを選択す
   るセレクタとを設けたデジタル信号処理装置。 ３、２ｎビットのデジタルデータの処理が可能な処理用
   プロセッサと、 この処理用プロセッサの入力側において、上記２ｎビッ
   トを上位ｎビットと下位ｎビットとに分け、上記処理用
   プロセッサをｎビット処理用として用いるときは上記上
   位ｎビットと下位ｎビットとの一方を入力選択し、上記
   処理用プロセッサを２ｎビット処理用として用いるとき
   は上位と下位を合わせて入力選択する第１のセレクタと
   、 上記処理用プロセッサの出力側において、上記２ｎビッ
   トを上位ｎビットと下位ｎビットとに分け、上位ｎビッ
   トのみを選択して出力データとする状態と、上位と下位
   とを合わせて選択して出力データとする状態とを選択す
   る第２のセレクタとを設けたデジタル信号処理装置。