JPS62244156A - Surface mounting package - Google Patents
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Abstract
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、多数の接続端子を有してプリント配線基板の
表面に実装される表面実装用パッケージに関するもので
あり、所謂バッドグリッドアレイ型パッケージに関する
ものである。Detailed Description of the Invention (Field of Industrial Application) The present invention relates to a surface mount package having a large number of connection terminals and mounted on the surface of a printed wiring board, and is a so-called bad grid array type package. It is related to.
（従来の技術）
半導体素子を搭載しているパッケージ（以下単にパッケ
ージという）は、所定の導体回路を形成したプリント配
線基板に対して接続され、これによりて当該パッケージ
上の半導体素子を、プリント配線基板上の他の電子部品
や他のパッケージ」；の半導体素子と電気的に接続する
ために使用されるものである。(Prior Art) A package on which a semiconductor element is mounted (hereinafter simply referred to as a package) is connected to a printed wiring board on which a predetermined conductor circuit is formed, and thereby the semiconductor element on the package is connected to the printed wiring board. It is used to electrically connect semiconductor elements on other electronic components or other packages on a substrate.
この種のパッケージをプリント配線基板に対して接続す
る形態には種々なものがあるが、その代−的な例は、プ
リント配線基板−ヒに形成した導体回路表面にパッケー
ジの接続端子を直接半田付けするものと、プリント配線
基板側に形成したスルーホールにパッケージの接続端子
を挿入してこれを半１Ｂ付けするものとの二種類かある
。前者の例としては所謂チップキャリア及びフラットバ
・ンケージなどが知られており、また後者の例としては
デュアルインラインパッケージ（以下中にＤＩＰと略称
する）及びピングリッドアレイパッケージ（以下単にＰ
ＧＡと略称する）が知られている。There are various ways to connect this type of package to a printed wiring board, but a typical example is to solder the connection terminals of the package directly to the surface of a conductive circuit formed on the printed wiring board. There are two types: one in which the package is attached, and the other in which the connection terminal of the package is inserted into a through hole formed on the printed wiring board side and the half 1B is attached. As examples of the former, so-called chip carriers and flat banks are known, and as examples of the latter, there are dual in-line packages (hereinafter abbreviated as DIP) and pin grid array packages (hereinafter simply abbreviated as P).
(abbreviated as GA) is known.
これらのパッケージの内、現在ではＤＩＰ形式のものが
最も一般的に使用されている。Among these packages, the DIP format is currently most commonly used.
しかしながら、近年の半導体素子はその高集積化か高度
に進み、これに伴なってこの種の半導体素子を＃Ｆ？ａ
するためのパッケージについても、多数の入出力端子が
必要とされるようになってきている。この要求に対応す
るパッケージとしては。However, in recent years, semiconductor devices have become highly integrated, and as a result, this type of semiconductor device has become #F? a
Increasingly, a large number of input/output terminals are required for the packages used for this purpose. As a package that meets this requirement.
第７１５１に示したようなチップキャリア、あるいは第
８図に示したようなフラットパッケージがある。これら
のパ・νケージは、上述したＤＩＰ形式のパッケージと
比較して入出力端子を多く配置てきるようになってはい
るが、それても必要な入出力端子の数が２００以上のも
のになると、プリント配！！１基板に対する実装密度か
低下する。これらのパッケージは、半導体素子を搭載し
た基材の外周にしか入出力端子を配列できないからであ
る。There is a chip carrier as shown in No. 7151 or a flat package as shown in FIG. Although these packages have more input/output terminals compared to the above-mentioned DIP type packages, the number of required input/output terminals has increased to more than 200. Then, print distribution! ! The packaging density for one board decreases. This is because these packages allow input/output terminals to be arranged only on the outer periphery of the base material on which the semiconductor element is mounted.
このような入出力端子の数が２００以上のものとなった
場合には、第９図に示したようなＰＧＡが適している。When the number of such input/output terminals is 200 or more, a PGA as shown in FIG. 9 is suitable.
ところが、このようなＰＧＡは、これが実装されるべき
プリント配線基板側に、バクケージ側の多数の導体ピン
が挿入されるべき多数のスルーホールを有していること
が条件となるため、当該プリント配線基板側に多大なス
ルーホール加工を程こさなければならないだけでなく、
当該プリント配線基板側の実装密度が多数のスルーホー
ルの分だけ低くなる。However, such a PGA requires that the printed wiring board on which it is mounted has a large number of through-holes into which a large number of conductor pins on the back cage side are to be inserted. Not only does it require a large amount of through-hole processing on the board side,
The mounting density on the printed wiring board side is reduced by the large number of through holes.
このような問題と、上述したような半導体素子自体の高
密度化に伴なって、プリント配線基板の表面に形成した
導体回路に電子部品を直接接続する表面実装方式が増加
してきている。この表面実装方式は、プリント配線基板
側に電子部品側の接続端子を挿入するための穴（スルー
ホール）を設ける必要がなく、現在の技術によって微細
なパターン（導体回路）を形成できるため、効率的な配
線か可能となるものである。このため、この表面実装方
式は、電子部品に限らず、多数の入出力端子を有するパ
ッケージにつし１ても今後応用されていく方向にある。In response to such problems and the increase in the density of semiconductor devices themselves as described above, surface mounting methods in which electronic components are directly connected to conductor circuits formed on the surface of a printed wiring board are increasing. This surface mount method eliminates the need to provide holes (through holes) on the printed wiring board side for inserting connection terminals for electronic components, and can form fine patterns (conductor circuits) using current technology, making it more efficient. This allows for flexible wiring. Therefore, this surface mounting method is likely to be applied not only to electronic components but also to packages having a large number of input/output terminals.
従来、このような多数の入出力端子を有してプリント配
線基板の表面に実装される表面実装用パッケージとして
、上記のＰＧＡからピンを取り除いた、所謂バットグリ
ッドアレイ型パッケージが提案されている。このような
バットグリッドアレイ型パッケージには、セラミックス
基板の半田バンプを介してプリント配線基板と接続する
ものや、スプリング状のピンを取利けてこのピンをプリ
ント配線基板に接合するもの茅がある。Conventionally, a so-called bat grid array type package, in which pins are removed from the above-mentioned PGA, has been proposed as a surface mount package having such a large number of input/output terminals and mounted on the surface of a printed wiring board. Such bat grid array type packages include those that are connected to the printed wiring board via solder bumps on the ceramic substrate, and those that have spring-shaped pins and connect them to the printed wiring board. .
しかしながら、このような表面実装用パッケージは、パ
ッケージ材料とこれが実装されるプリント配線基板側の
材料との物理的・電気的特性が一致していることが必要
であり、例えばセラミックスパッケージを通常のプラス
チックスからなるプリント配線基板に直接実装すること
は信頼性の面で問題があるのである。すなわち、セラミ
ックスパッケージとプラスチックス基板の８膨張率の差
により、上記の半田バンプやスプリング状のピンの接合
部分にクラックが生じる欠点があったのである。また、
この場合のセラミックス材料とプラスチックス材料のも
つ誘電率の差が、パッケージ上の半導体素子の演算処理
の高速化を妨げる原因となっているのである。さらに、
プリント配線基板上に形成された表面素子取付は用パタ
ーンとパッケージに設けられた半田接合用パターンとは
、極めて高い精度で形成して整合させなければならない
。特に、セラミックスは焼成時の収縮が大きいため、セ
ラミックスによって形成したパッケージとプリント配線
基板との整合を達成しようとする場合、非常に困難であ
ったのである。However, for such surface mount packages, it is necessary that the physical and electrical characteristics of the package material and the material of the printed wiring board on which it is mounted match. Direct mounting on a printed wiring board consisting of a base has problems in terms of reliability. That is, due to the difference in expansion coefficient between the ceramic package and the plastic substrate, cracks occur at the joints of the solder bumps and spring-like pins. Also,
In this case, the difference in dielectric constant between the ceramic material and the plastic material is the cause of the impediment to speeding up the arithmetic processing of the semiconductor element on the package. moreover,
The surface element attachment pattern formed on the printed wiring board and the solder bonding pattern provided on the package must be formed and matched with extremely high precision. In particular, since ceramics have a large shrinkage during firing, it has been extremely difficult to achieve matching between a package formed of ceramics and a printed wiring board.
本発明者は、これら従来の技術のもつ欠点を解決し、さ
らに安価な表面実装用バクケージ基板を完成すべく、鋭
意研究を重ねてきたのである。The inventors of the present invention have conducted extensive research in order to solve the drawbacks of these conventional techniques and to complete an even cheaper surface mounting back cage substrate.
（発明が解決しようとする問題点）
本発明は以上のような実状に鑑みてなされたもので、そ
の解決しようとする問題点は、プリント配線基板上に表
面実装されるパッケージのプリント配線基板に対する熱
膨張率の差や誘電率の差によって生じる物理的障害であ
り、また製造コストの高唱である。(Problems to be Solved by the Invention) The present invention has been made in view of the above-mentioned circumstances, and the problems to be solved are as follows: This is a physical obstacle caused by differences in thermal expansion coefficients and dielectric constants, and also increases manufacturing costs.
そして、本発明の目的とするところは、プリント配線基
板りに直接実装されるものとして、プリント配線基板の
物理的特性に影響を受けることなく筒中に表面実装する
ことかでき、かつ従来の技術をそのまま適用することか
できて安価に提供することのできる表面実装用パッケー
ジを提供することにある。It is an object of the present invention to be able to be mounted directly on a printed wiring board, to be able to be surface mounted in a cylinder without being affected by the physical characteristics of the printed wiring board, and to use conventional techniques. It is an object of the present invention to provide a surface mounting package that can be applied as is and can be provided at low cost.
（問題点を解決するための手段）
以上の問題点を解決するために本発明が採った手段は、
実施例に対応する第１図〜第６ｅｉｉＩを参照して説明
すると、
ｒ半導体素子（１４）を搭載してプリント配！！基板（
２０）上に実装される表面実装用パッケージであって、
プリント配線基板（２０）と同一または類似する材料に
よって形成した基材（１１）の所定位置にスルーホール
（１２）を設けるとともに、前記プリント配線基板（２
０）ヒに形成された導体回路（２２）の接続部（２２ａ
）に対応しかつ半田接合される面（１：ｌａ）をその先
端に有する半田接合用のピン（１３）を、前記スルーホ
ール（１２）に挿入して構成したことを特徴とする表面
実装用パッケージ（１０）Ｊ
である。(Means for solving the problems) The means taken by the present invention to solve the above problems are as follows:
To explain with reference to FIGS. 1 to 6eIII corresponding to the embodiment, r semiconductor elements (14) are mounted and printed! ! substrate(
20) A surface mounting package to be mounted on the printed wiring board (20), wherein a through hole (12) is provided at a predetermined position of a base material (11) made of the same or similar material as the printed wiring board (20), and Wiring board (2
0) Connection part (22a) of conductor circuit (22) formed in
) and having a solder-bonded surface (1:la) at its tip, a solder-bonding pin (13) is inserted into the through-hole (12). Package (10) J.
すなわち、この表面実装用パッケージ（１０）は、プリ
ント配線基板（２０）と同一または類似する材料によっ
て形成した基材（１１）を使用することによって、この
表面実装用パッケージ（１０）がプリント配線基板（２
０）と同様の物理的特性を有したものとするとともに、
当該表面実装用パッケージ（ｌＯ）が、プリント配線基
板（２０）の表面に形成された導体回路（２２）の接続
部（２２ａ）に対応しかつ半田接合される接合面（１：
ｌａ）を有するピン（１コ）を介してプリント配線基板
（２０）の表面に実装され得るようにしたものなのであ
る。That is, this surface mount package (10) uses a base material (11) made of the same or similar material as the printed wiring board (20), so that this surface mount package (10) can be used as a printed wiring board. (2
0), and have the same physical properties as 0).
The surface mounting package (lO) has a joint surface (1:
It is designed so that it can be mounted on the surface of a printed wiring board (20) via a pin (1 piece) having a pin (la).
（発明の作用）
本発明が以上のような手段を採ることによって以下のよ
うな作用がある。(Actions of the Invention) By adopting the above-described measures, the present invention has the following effects.
すなわち、この表面実装用パッケージ（１０）は、プリ
ント配線基板（２０）と同一または類似する材料により
形成した基材（１１）を使用することによって、この表
面実装用パッケージ（１０）がプリント配線基板（２０
）と同様の物理的特性、特に熟Ｉ１１張率を有したもの
となっているのである。That is, this surface mount package (10) uses a base material (11) made of the same or similar material as the printed wiring board (20), so that this surface mount package (10) can be used as a printed wiring board. (20
), it has physical properties similar to those of 100%, especially the elongation of ripe I11.
また１本発明に係る表面実装用パッケージ（１０）は、
そのスルーホール（１２）内に一部を挿入した各ピン（
１３）によってプリント配ｓ５１．Ｊ＆板（２０）に接
続されるから、当該表面実装用パッケージ（１０）は各
ピン（１コ）の外に出ている分だけプリント配線基板（
２０）とは離れた状態で実装される。これにより、表面
実装用パッケージ（ｌＯ）の熱放散性は良好になってい
る。そして１本発明に係る表面実装用パッケージ（１０
）は、プリント配線基板（２０）の表面に形成された導
体回路（２２）の接続！（２２ａ）に対応した接合面（
１：ｌａ）を有するピン（１３）を介してプリント配線
基板（２０）の表面に半田接合により実装されるから、
プリント配線基板（２０）としてはスルーホールを有す
るものとする必要は全くないのである。Furthermore, a surface mounting package (10) according to the present invention includes:
Each pin (12) partially inserted into its through hole (12)
13) Print layout by s51. Since it is connected to the J& board (20), the surface mount package (10) is connected to the printed wiring board (
20) is implemented separately. As a result, the surface mount package (lO) has good heat dissipation properties. and 1 surface mount package according to the present invention (10
) is the connection of the conductor circuit (22) formed on the surface of the printed wiring board (20)! The joint surface corresponding to (22a) (
Since it is mounted on the surface of the printed wiring board (20) by soldering via the pin (13) having 1:la),
There is no need for the printed wiring board (20) to have through holes.
（実施例）
次に１本発明を図面に示した具体的実施例に基づいて詳
細に説明すると、第１図には本発明に係る表面実装用パ
ッケージ（１０）の縦断面図が示しである。(Example) Next, the present invention will be explained in detail based on a specific example shown in the drawings. Fig. 1 shows a longitudinal cross-sectional view of a surface mounting package (10) according to the present invention. .
この表面実装用パッケージ（ｌＯ）は、基材（１１）と
、この基材（１１）に形成したスルーホール（１２）に
取付けられる複数のピン（１３）とを備えており、この
装面実装用パッケージ（ｌＯ）の基材（１１）上に搭載
した半導体素子（１４）は封止樹脂（１５）によって封
止されている。This surface mounting package (lO) includes a base material (11) and a plurality of pins (13) attached to through holes (12) formed in this base material (11). The semiconductor element (14) mounted on the base material (11) of the package (IO) is sealed with a sealing resin (15).
基材（Ｉｔ）は１通常のプリント配線基板（２０）（一
般にはプラスチックスを材料として構成されている）と
同じか類似の物理的特性、特に熱膨張率及び誘電率を有
する材料によって形成されている。The substrate (It) is made of a material having the same or similar physical properties, in particular a coefficient of thermal expansion and a dielectric constant, as a normal printed circuit board (20) (generally constructed from plastics). ing.
このような材料としては、ガラスクロスとエポキシ樹脂
あるいはポリイミド樹脂等との複合材料が使用される。As such a material, a composite material of glass cloth and epoxy resin, polyimide resin, etc. is used.
また、この基材（１１）には多数のスルーホール（１２
）か形成してあり、これらの各スルーホール（１２）に
よって基材（１１）の各半導体素子（１４）が搭載され
る側の面とこれとは反対側の面との導通が取られている
０本実施例にあっては、各スルーホール（１２）内に無
電解メッキあるいは電解メッキを施すことによって基材
（１１）の両側の導通を取ったが、半導体素子（ｉ４）
が搭載される側に後述する各ピン（１３）を配置する場
合には、このようなメッキを各スルーホール（１２）内
に施さなくてもよい、勿論、各スルーホール（１２）に
対しては半導体素子（１４）の端子との導通が各ポンデ
ィングワイヤ（１６）によって取られており、当該半導
体素子（１４）及びポンディングワイヤ（１６）の全体
はこれをｍＡする射Ｅ樹１１１１１ （ｉｓ）によって
−Ｅ述したように封止しである。In addition, this base material (11) has a large number of through holes (12
), and these through holes (12) provide electrical continuity between the surface of the base material (11) on which each semiconductor element (14) is mounted and the surface opposite to this. In this example, conduction was achieved on both sides of the base material (11) by applying electroless plating or electrolytic plating to each through hole (12), but the semiconductor element (i4)
When each pin (13) described later is arranged on the side where the through hole (12) is mounted, it is not necessary to apply such plating inside each through hole (12). Conductivity with the terminals of the semiconductor element (14) is established by each bonding wire (16), and the semiconductor element (14) and the bonding wire (16) as a whole are connected to the terminals of the semiconductor element (14). is) by -E is sealed as described above.
各ピン（１３）は１表面実装用パッケージ（１０）側と
プリント配線基板（２０）側との導通な果さなければな
らないから、導電性の金属によって形成しである。この
ような金属としては、銅、鉄、またはこれら金属の合金
組成物、例えばリン青銅、コバール、４２アロイ等がよ
い、また、各ピン（１３）は。Each pin (13) must be made of a conductive metal because it must provide electrical continuity between the surface mount package (10) and the printed wiring board (20). Such a metal may be copper, iron, or an alloy composition of these metals, such as phosphor bronze, Kovar, 42 alloy, etc. Also, each pin (13) may be used.
第２図に示したように、基本的には基材（ｉｔ）側の各
スルーホール（１２）に挿入されるための挿入部（１３
ｃ）と、この挿入ｆｉ（１３ｃ）より大径の支柱部（１
３ｂ）からなっており、この支柱！（１３ｂ）の図示下
側面が接合面（ｔ３ａ）となっているのである、なお、
これら各ピン（１３）の基材（１１）に対する位置は基
材（１１）に形成されるスルーホール（１２）の位置に
よって規定されるが、各スルーホール（１２）の基材（
Ｕ）に対する位置は通常２．５４■Ｉを単位とする格子
状の交点によって設定される。従って、各ピン（１３）
の位置精度はスルーホール（１２）の位置精度によって
決められるため、５Ｏｐｍ以内の精度が可能である。As shown in Fig. 2, basically the insertion portion (13) is inserted into each through hole (12) on the base material (IT) side.
c) and the support column (1) with a larger diameter than this insertion fi (13c).
3b), and this pillar! The lower side surface of (13b) in the figure is the joint surface (t3a).
The position of each of these pins (13) with respect to the base material (11) is determined by the position of the through hole (12) formed in the base material (11).
The position for U) is usually set by the intersection points of a grid with units of 2.54 ■I. Therefore, each pin (13)
Since the positional accuracy of is determined by the positional accuracy of the through hole (12), accuracy within 5 Opm is possible.
これら各ピン（！３）の接合面（１３ａ）は、プリント
配線基板（２０）上に形成されている導体回路（２２）
の接続ｍ （２２ａ）に対応するもので、この接合面（
１３ａ）をプリント配線基板（２０）側の導体回路（２
２）の接続部（２２ａ）に対向させたとき、この接続部
（２２ａ）に比較的大きな而て接触し得る程度の大きさ
としである。The joint surface (13a) of each of these pins (!3) is connected to a conductive circuit (22) formed on a printed wiring board (20).
It corresponds to the connection m (22a) of this joint surface (
13a) to the conductor circuit (2) on the printed wiring board (20) side.
When placed opposite the connecting portion (22a) of 2), it is relatively large enough to come into contact with the connecting portion (22a).
この各ピン０３）の接合面（１３！ｌ）がプリント配線
基板（２０）上に形成されている導体回路（ｚ２）の接
続１ｆｉ（２２ａ）に対応するとは、従来のピングリッ
ドアレイのピンとは異なりて、プリント配線基板（２０
）側のスルーホールに挿入する必要を無くするために、
プリント配線基板（２０）側の導体回路（２２）の接続
部（２２ａ）に表面的に接触し得るものであればよいと
いうことである。従って、これら各ピン（１３）の接合
面（１３ａ）は、第２図及び第３図に示したように、プ
リント配線基板（２０）側の導体回路（２２）の接続部
（２２ａ）と同様に平面形状として対応させてもよい、
この本実施例における接合面（１３ａ）の具体重な大き
さについては、各ピン（１３）の支柱部（１３ｔ＋）の
径を０．４ｍｍ〜１．５ｍｍとすることが好ましい。ま
た、このピン（１３）の接合面（１３ａ）かプリント配
線基板（２０）側のスルーホール（２１）、ｔ：に直接
接続される場合は、第４図に示したようなスルーホール
（２１）に対応した形状の面として形成してもよいので
ある。さらに、例えば第５図に示したように、各ピン（
１３）の支柱部（１：Ｉｂ）を図示下刃にいくに従って
順次大径となるように形成して、スルーホール（１２）
に挿入されるための挿入部（１３ｃ）より大径となるよ
うに実施してもよいのである。The fact that the bonding surface (13!l) of each pin 03) corresponds to the connection 1fi (22a) of the conductor circuit (z2) formed on the printed wiring board (20) is different from the pins of a conventional pin grid array. Differently, printed wiring board (20
) to eliminate the need to insert it into the through hole on the side.
Any material that can make surface contact with the connecting portion (22a) of the conductive circuit (22) on the printed wiring board (20) side is sufficient. Therefore, the joint surface (13a) of each of these pins (13) is similar to the connection part (22a) of the conductor circuit (22) on the printed wiring board (20) side, as shown in FIGS. 2 and 3. may be made to correspond to the planar shape,
Regarding the specific size of the joint surface (13a) in this embodiment, it is preferable that the diameter of the support portion (13t+) of each pin (13) is 0.4 mm to 1.5 mm. In addition, if the bonding surface (13a) of this pin (13) is directly connected to the through hole (21), t: on the printed wiring board (20) side, the through hole (21) as shown in FIG. ) may be formed as a surface having a shape corresponding to the shape. Furthermore, as shown in FIG. 5, for example, each pin (
The support portion (1:Ib) of 13) is formed so as to have a diameter that gradually increases toward the lower blade shown in the figure, and the through hole (12)
The diameter of the insertion portion (13c) may be larger than that of the insertion portion (13c).
以上のようにＪａ成した各ピン（１３）は、当該表面実
装用パッケージ（ｌＯ）をプリント配線基板（２０）に
実装するに際して、その各接合面（１３ａ）をプリント
配線基板（２０）ヒの接続部（２２ａ）に対応させて配
置され、第６図に示したように、このピン（１３）の周
囲の半田（３０）による接合を行なうことによって、当
該表面実装用パッケージ（ｌＯ）をプリント配線基板（
２０）に実装するのである。なお、この第６１間は、′
Ｉ！Ｊ＋’を表面実装用パッケージ（１０）をプリント
配線基板（２０）に実装した場合、表面実装用パッケー
ジ（１０）に塔載しである半導体素子（１４）がプリン
ト配線基板（２０）の方に下向く所謂フェイスダウンタ
イプの場合を例示したものであり、各ピン（１３）が半
導体素子（１４）のｐＳ？Ｌ面と同じ側の面にある場合
を示したものである。これに対して、Ｆ記の第２図の場
合は、各ピン（１３）が半導体素子（１４）の搭載面と
反対側の面にある場合２所謂フエイスアツプの場合を示
している。When mounting the surface mount package (lO) on the printed wiring board (20), each of the pins (13) formed as described above has its respective bonding surface (13a) attached to the printed wiring board (20). The surface mount package (lO) is printed by connecting the pins (13) with solder (30), which are arranged in correspondence with the connection parts (22a), as shown in FIG. Wiring board (
20). In addition, this 61st period is '
I! When J+' is mounted on a surface mount package (10) on a printed wiring board (20), the semiconductor element (14) mounted on the surface mount package (10) is placed on the printed wiring board (20). This is an example of a so-called face-down type case in which each pin (13) faces pS? of a semiconductor element (14). This figure shows the case where the surface is on the same side as the L surface. On the other hand, in the case of FIG. 2 labeled F, a so-called face-up case is shown in which each pin (13) is located on the surface opposite to the surface on which the semiconductor element (14) is mounted.
また、各ピン（１３）の支柱部（１３ｂ）の長さは、次
の理由によって重要なものとなっている。まず。Further, the length of the support portion (13b) of each pin (13) is important for the following reason. first.
第６図に示したように、当該表面実装用パッケージ（１
０）をプリント配線′）＆＆（２０）に半田接合によっ
て実装した場合、そのフラックスやフラックス残渣を除
去するのに必要かつ十分な空間（Ｒ）を形成するために
、各ピン（１３）の支柱部（１：ｌｂ）は所定の長さを
有することが必要である。また、各ピン（１３）と半導
体素子（１４）か基材（１１）の同一側面にある場合に
、基材（１１）上にて半導体素子（１４）を封止してい
る封止樹脂（１５）の突出部分が各ピン（１３）とプリ
ント配線基板（２０）との半田接合を妨げないようにす
るのに十分な長さを有する必要があるのである。従って
５本実施例におけるピン（＋３）の支柱部（１：ｌｂ）
の長さは、０．５１−〜３ｍｍであることが好ましい。As shown in Figure 6, the surface mounting package (1
0) is mounted on the printed wiring ') && (20) by soldering, the support of each pin (13) must be The portion (1:lb) needs to have a predetermined length. In addition, when each pin (13) and the semiconductor element (14) are on the same side of the base material (11), the sealing resin ( The protruding portions 15) need to have a sufficient length so as not to interfere with the solder bonding between each pin (13) and the printed wiring board (20). Therefore, the support portion (1:lb) of the pin (+3) in this example
The length of is preferably 0.51-3 mm.
（発明の効果）
以上詳述した通り、本発明にあっては、ヒ記実施例にて
例示した如く。(Effects of the Invention) As detailed above, the present invention is as exemplified in the embodiment described above.
「を導体素子（１４）を搭載してプリント配置！ｌ基板
（２０１ｈに実装される表面実装用パッケージであって
。It is a surface mount package mounted on a printed circuit board (201h) with a conductive element (14) mounted thereon.
プリント配線基板（２０）と同一または類似する材料に
よって形成した基材（１１）の所定位置にスルーホール
（１２）を設けるとともに。A through hole (12) is provided at a predetermined position in a base material (11) made of the same or similar material as the printed wiring board (20).
前記プリント配線基板（２０）上に形成された導体回路
（２２）の接続部（２２ａ）に対応しかつ半田接合され
る面（１３ａ）をその先端に有する半田接合用のピン（
１’Ｊ）を、前記スルーホール（１２）に挿入して構成
したこと１
にその特徴があり、これにより、プリント配線基板上に
表面実装されるパッケージのプリント配線基板に対する
熱膨張率の差や誘電率の差によって生じる破損等の物理
的障害を解決して、プリント配線基板の物理的特性に影
響を受けることなく簡単に表面実装することができ、か
つ従来の技術をそのまま適用することができて安価な表
面実装用パッケージを提供することができるのである。A pin for soldering (1) having a surface (13a) at its tip corresponding to the connection portion (22a) of the conductor circuit (22) formed on the printed wiring board (20) and to be soldered;
1'J) is inserted into the through-hole (12).1 This makes it possible to reduce the difference in thermal expansion coefficient between the package surface-mounted on the printed wiring board and the printed wiring board. It solves physical obstacles such as damage caused by dielectric constant differences, allows easy surface mounting without being affected by the physical characteristics of printed wiring boards, and allows conventional technology to be applied as is. This makes it possible to provide an inexpensive surface mount package.
すなわち１本発明に係る表面実装用パッケージ（１０）
は、プリント配線基板（２０）と熱膨張率が略同じで、
かつ電気的特性や寸法精度が高いため、その設計自由度
が高い、また１表面実装用パッケージ（１０）を構成し
ている各ピン（１３）については、その支柱部（１３ｂ
）や挿入部（１３ｃ）の径及び長さを自由に変えること
ができるため、このピン（１３）自体の設計自由度が高
い、しかも、各ピン（１３）の接合面（１３ａ）は、プ
リント配線基板（２０）側の導体回路（２２）の接続部
（２２ａ）に対応するもので十分であるから、当該表面
実装用パッケージ（１０）全体として見ると、その製造
工程を簡単にすることができ、従来の装置をそのまま使
用することができる。従って１本発明に係る表面実装用
パッケージ（ｌＯ）は峻産性に富むとともに、！ｆ１め
て安価に提供することができるのである。Namely, 1. Surface mounting package (10) according to the present invention
has approximately the same coefficient of thermal expansion as the printed wiring board (20),
In addition, each pin (13) constituting one surface mount package (10) has high electrical characteristics and dimensional accuracy, so it has a high degree of design freedom.
) and the diameter and length of the insertion part (13c) can be freely changed, so the pin (13) itself has a high degree of freedom in design.Moreover, the joint surface (13a) of each pin (13) is Since it is sufficient to correspond to the connection part (22a) of the conductor circuit (22) on the wiring board (20) side, the manufacturing process can be simplified when looking at the surface mount package (10) as a whole. It is possible to use conventional equipment as is. Therefore, the surface mount package (lO) according to the present invention has high productivity and! f1 can be provided at low cost.
また、各ピン（１３）の接合面（１３ａ）はプリント配
線基板（２０）側の導体回路（２２）の接続部（Ｌ２ａ
）に対応すればよ、いのであるから、この接合面（１３
ａ）が接ｍ部（２２ａ）と完全に−・致する必要はなく
、これを自由に設計することができることは勿論のこと
１表面実装用パッケージ（１０）のプリント配線基板（
２０）に対する実装作業を極めて簡単に行なうことがで
きるのである。そして、基材（１１）に対する半導体素
子（１４）の搭載の前または後に各ピン（１３）を溶融
半田に侵漬し、このピン（１３）とプリント配線基板（
２Ｇ）側の接続Ｍｕ（２２ａ）とを半田接合することに
より表面実装用パッケージ（！０）とプリント配線基板
（２Ｑ）との接合を完全に行なうことがてき。Further, the joint surface (13a) of each pin (13) is connected to the connection part (L2a) of the conductor circuit (22) on the printed wiring board (20) side.
), since it is ino, this joint surface (13
It is not necessary for a) to completely match the contact part (22a), and it is possible to design this freely.
20) can be carried out extremely easily. Then, before or after mounting the semiconductor element (14) on the base material (11), each pin (13) is immersed in molten solder, and the pin (13) and the printed wiring board (
By soldering the connection Mu (22a) on the 2G) side, the surface mounting package (!0) and the printed wiring board (2Q) can be completely joined.
表面実装用パッケージ（ｌＯ）自体を信頼性の高いもの
とすることができる。The surface mount package (IO) itself can be made highly reliable.
第１図は本発明に係る表面実装用パッケージの縦断面図
、第２図はピンの拡大斜視図、第３図はピンをプリント
配線基板側の接続部に対向させた状態を示す部分拡大縦
断面図、第４５４及び第５１７はピンの他の実施例を示
す第３図にそれでれ対応した部分拡大縦断面図である。
また、第６図は１本発明に係る表面実装用パッケージを
プリント配線基板に実装した場合てあり、所謂フェイス
ダウンタイプのものを示す縦断面図である。
さらに、第７図〜第９図は従来のパッケージをそれぞれ
示す縦断面図であり、第７図はリードレスチップキャリ
アの場合、第８図はフラットパッケージの場合、第９図
はピングリッドアレイの場合を示している。
符 号 の 説 リ１１０−・・表面
実装用パッケージ、１１・・・基材、１２−・・スルー
ホール、 １３−・・ピン、 １：＋ａ−１ｍ合面、
１：Ｉｂ−・・支柱部、 １３ｃｍ挿入部、１４−
・・半導体素子、２０−、。
プリント配線基板、 ２１−・・スルーホール、、、
２２−・・導体回路、 ２２ａ”−接続部、 ３０−
・・半田、Ｒ−・・空間。Fig. 1 is a vertical cross-sectional view of a surface mount package according to the present invention, Fig. 2 is an enlarged perspective view of the pin, and Fig. 3 is a partially enlarged longitudinal cross-sectional view showing the pin facing the connection part on the printed wiring board side. The top view, No. 454 and No. 517 are partially enlarged vertical sectional views corresponding to FIG. 3 showing other embodiments of the pin. Further, FIG. 6 is a vertical sectional view showing a so-called face-down type package in which a surface mounting package according to the present invention is mounted on a printed wiring board. Furthermore, FIGS. 7 to 9 are vertical cross-sectional views showing conventional packages, respectively. FIG. 7 is for a leadless chip carrier, FIG. 8 is for a flat package, and FIG. 9 is for a pin grid array. It shows the case. Symbol explanation 110--Surface mounting package, 11--Base material, 12--Through hole, 13--Pin, 1: +a-1m mating surface,
1: Ib-...Strut part, 13cm insertion part, 14-
...Semiconductor element, 20-. Printed wiring board, 21-...Through hole,...
22--conductor circuit, 22a''-connection section, 30-
...Handa, R-...Space.
Claims (1)
れる表面実装用パッケージであって、前記プリント配線
基板と同一または類似する材料によって形成した基材の
所定位置にスルーホールを設けるとともに、 前記プリント配線基板上に形成された導体回路の接続部
に対応しかつ半田接合される面をその先端に有する半田
接合用のピンを、前記スルーホールに挿入して構成した
ことを特徴とする表面実装用パッケージ。 ２）前記表面実装用パッケージを構成する基材上の半導
体素子搭載面と、前記各半田接合用ピンが同一面側に存
在することを特徴とする特許請求の範囲第１項に記載の
表面実装用パッケージ。[Scope of Claims] 1) A surface mount package in which a semiconductor element is mounted and mounted on a printed wiring board, the package being a surface mounting package that is mounted on a printed wiring board and is mounted on a substrate made of the same or similar material as the printed wiring board at a predetermined position. A hole is provided, and a pin for soldering is inserted into the through-hole, and the pin for soldering has a surface to be soldered at its tip that corresponds to the connection part of the conductor circuit formed on the printed wiring board. A surface mount package featuring: 2) The surface mount according to claim 1, wherein the semiconductor element mounting surface on the base material constituting the surface mount package and each of the solder bonding pins are on the same side. package for.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61087834A JPS62244156A (en) | 1986-04-16 | 1986-04-16 | Surface mounting package |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61087834A JPS62244156A (en) | 1986-04-16 | 1986-04-16 | Surface mounting package |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62244156A true JPS62244156A (en) | 1987-10-24 |
| JPH0519985B2 JPH0519985B2 (en) | 1993-03-18 |
Family
ID=13925960
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61087834A Granted JPS62244156A (en) | 1986-04-16 | 1986-04-16 | Surface mounting package |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62244156A (en) |
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| JPH0519985B2 (en) | 1993-03-18 |
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