JPS62197833A - Generating system for parity data - Google Patents
Generating system for parity dataInfo
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- JPS62197833A JPS62197833A JP61039181A JP3918186A JPS62197833A JP S62197833 A JPS62197833 A JP S62197833A JP 61039181 A JP61039181 A JP 61039181A JP 3918186 A JP3918186 A JP 3918186A JP S62197833 A JPS62197833 A JP S62197833A
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はパリティデータ生成方式に関し、より詳細には
、電子計算機、各種制御装置の制御回路等に使用する制
御用プログラムを格納する読み出し専用メモリ（以下、
ｒＲＯＭＪという）の制御回路において、格納されたプ
ログラムをチェックするためのパリティデータの作成方
式に関する。[Detailed Description of the Invention] [Field of Industrial Application] The present invention relates to a parity data generation method, and more specifically to a read-only memory for storing control programs used in electronic computers, control circuits of various control devices, etc. (below,
The present invention relates to a method for creating parity data for checking a stored program in a control circuit of an rROMJ (referred to as rROMJ).
各種制御プログラムおよびパリティデータをＲＯＭに格
納しておき、逐次読み出してパリティチェックを実行す
るとともに、プログラムの内容に従って処理を行う方式
は、既に、一般的な方式として各方面で使用されている
。A method in which various control programs and parity data are stored in a ROM, read out sequentially to execute a parity check, and processes are performed according to the contents of the program is already in use as a general method in various fields.
制御用プログラムの読み出し方式としては特開昭５８−
１０７９３１号公報に、パリティチェックの方法として
は特開昭５７−１７６４３７号、同５８−４６／１２１
号の各公報に記載された技術があるが、いずれもパリテ
ィデータの生成方式については触れておらず、パリティ
データはいずれもプログラム格納と同一の素子（ＲＯＭ
、またはメモリの表示）より読み出す方式が示されてい
る。The method for reading out the control program is JP-A-58-
107931, and JP-A-57-176437 and JP-A-58-46/121 as methods for parity checking.
Although there are technologies described in each of the publications in this issue, none of them mention the generation method of parity data, and all of the parity data are stored in the same device (ROM) that stores the program.
, or memory display).
上記従来の方式によれば、プログラムのパリティチェッ
ク用データは、プログラム開発時またはプログラムの変
更発生時等に、他の装置によりブログラムのアセンブル
時等にデータを作成し、パリティデータ格納用ＲＯＭ等
に書き込んだ上で。According to the above-mentioned conventional method, program parity check data is created at the time of program development or when a program change occurs, or when the program is assembled by another device, and is stored in a ROM for storing parity data, etc. After writing in.
当該装置に実装してパリティデータとして使用していた
。It was installed in the device and used as parity data.
この方式によれば、プログラムの作成時および変更時に
、必ず、パリティデータの作成、およびＲＯＭへの書き
込み作業が必要となり、不良発生時またはＲＥＶ Ｕ
Ｐ時でプログラムの変更が発生した場合、敏速な対応の
妨げとなっていた。According to this method, when creating or changing a program, it is necessary to create parity data and write it to ROM, and when a defect occurs or when a REV U
When a program change occurs at P time, prompt response is hindered.
第２図は従来、一般的に使用されているプログラムのパ
リティチェック実施回路の構成例を示すブロック図であ
る。図において、■は処理装置、２はプログラム格納用
ＲＯＭ、３はパリティジェネレート回路、４はパリティ
チェック回路、５はデータバス、６はジェネレートされ
たパリティデータ、７はパリティデータ、８はパリティ
データ格納用ＲＯＭを示している。FIG. 2 is a block diagram showing an example of the configuration of a conventional program parity check execution circuit that is commonly used. In the figure, ■ is a processing device, 2 is a program storage ROM, 3 is a parity generation circuit, 4 is a parity check circuit, 5 is a data bus, 6 is generated parity data, 7 is parity data, 8 is parity A ROM for data storage is shown.
この回路においては、プログラム開発時、または変更時
に作成したパリティデータが、パリティデータ格納用Ｒ
ＯＭ８に書き込まれ、装置に実装されている。この状態
で、処理装置１によりプログラム格納用ＲＯＭ２から逐
次読み出されるプログラムにより、パリティジェネレー
タ３によりジェネレートされたパリティデータ６と、上
記パリティデータ格納用ＲＯＭ８よりプログラムと同時
に読み出されるパリティデータ７とを、パリティチェッ
ク回路４により比較してパリティチェックを行っている
。In this circuit, the parity data created at the time of program development or modification is stored in the R for parity data storage.
It is written in OM8 and installed in the device. In this state, the parity data 6 generated by the parity generator 3 and the parity data 7 read from the parity data storage ROM 8 at the same time as the program are read by the program sequentially read from the program storage ROM 2 by the processing device 1. A parity check circuit 4 compares and performs a parity check.
上記方式においては、パリティデータ７はプログラム開
発時、または、変更時点で作成し、パリティデータ格納
用ＲＯＭ８に書き込んで装置に実装しておく必要があり
、この方式においては、プログラムに変更が生じた場合
、その都度、パリティデータを作成し、ＲＯＭに書き込
んだ上で、パリティデータ格納用ＲＯＭ８を入れ替える
必要が生ずる。In the above method, it is necessary to create the parity data 7 at the time of program development or change, write it to the parity data storage ROM 8, and install it in the device. In this case, it becomes necessary to create parity data, write it to the ROM, and then replace the parity data storage ROM 8 each time.
本発明の目的は、従来のパリティデータ生成方式におけ
る上述の如き煩わしさを排除し、プログラムの変更時、
または、開発時における、パリティデータに対する考慮
を必要でなくする、パリティデータ生成方式を提供する
ことにある。An object of the present invention is to eliminate the above-mentioned troubles in the conventional parity data generation method, and to
Another object of the present invention is to provide a parity data generation method that eliminates the need to consider parity data during development.
本発明の上記目的は、パリティデータ格納素子をＲＯＭ
から読み書き可能な記憶手段であるランダムアクセスメ
モリ（以下、ｒＲＡＭＪという）に変更するとともに、
通常、読み出し時に使用しているパリティチェック回路
を併用し、また、パリティデータの作成を電源投入時に
実行するようにしたパリティデータ生成方式によって達
成される。The above object of the present invention is to convert the parity data storage element into a ROM.
At the same time, we have changed from RAMJ to random access memory (hereinafter referred to as rRAMJ), which is a readable and writable storage means.
This is achieved by a parity data generation method that uses a parity check circuit that is normally used during reading, and creates parity data when the power is turned on.
本発明は、上述の如く、パリティデータ格納素子をＲＯ
ＭからＲＡＭに変更するとともに、通常読み出し時に使
用しているパリティチェック回路を併用し、パリティデ
ータを制御装置の電源投入時に、制御装置自身でジェネ
レートするようにしたものである。As described above, the present invention provides a parity data storage element with RO
In addition to changing from M to RAM, the parity check circuit normally used for reading is also used, and parity data is generated by the control device itself when the control device is powered on.
以下、本発明の実施例を図面に基づいて詳細に説明する
。Embodiments of the present invention will be described in detail below with reference to the drawings.
第１図は本発明の一実施例を示すブロック構成図である
。図において、記号１〜７は第２図に示したのと同じ構
成要素を示しており、９はパリティデータ格納用ＲＡＭ
、１０は該パリティデータ格納用ＲＡＭ９のリードライ
ト制御回路、１１はパリティライト・リセット信号、１
２はＲＡＭライト許可信号、１３はＲＡＭリード許可信
号、１４は電源投入信号を示している。FIG. 1 is a block diagram showing one embodiment of the present invention. In the figure, symbols 1 to 7 indicate the same components as shown in FIG. 2, and 9 is a RAM for storing parity data.
, 10 is a read/write control circuit for the RAM 9 for storing parity data, 11 is a parity write/reset signal, 1
2 represents a RAM write permission signal, 13 represents a RAM read permission signal, and 14 represents a power-on signal.
なお、上記プログラム格納用ＲＯＭ２は、サムチェック
等によるデータのチェックは実施しており、パリティチ
ェックはインターミツテントに発生するエラーをチェッ
クするためのものである。It should be noted that the program storage ROM 2 performs a data check using a sum check or the like, and a parity check is used to check for errors that occur intermittently.
上述の如く構成された本実施例の動作を、以下説明する
。The operation of this embodiment configured as described above will be explained below.
まず、電源投入時、電源投入信号１１１により、ＲＡＭ
リードライト制御回路１１０１ＲＡ書き込みモードとし
、ＲＡＭライト許可信号１２を作成しパリティデータ格
納用ＲＡＭ９のＷＥラインに久方することにより、パリ
ティデータ格納用ＲＡＭ９へのパリティデータ書き込み
を可能にする。First, when the power is turned on, the power-on signal 111 causes the RAM to
By setting the read/write control circuit 1101RA to the write mode, creating the RAM write permission signal 12 and sending it to the WE line of the parity data storage RAM 9, it is possible to write parity data to the parity data storage RAM 9.
この状態で、処理装置１は、プログラム格納用ＲＯＭ２
からプログラムを読み出して、そのプログラムにより、
プログラム格納用ＲＯＭ２の全エリアの読み出しを実行
する。In this state, the processing device 1 stores the program in the ROM 2.
Read the program from , and with that program,
Executes reading of all areas of the program storage ROM 2.
上記プログラムの読み出しと同時に、パリティジェネレ
ート回路３によりジェネレートされるパリティデータ６
を、パリティデータ格納用ＲＡＭ９に書き込むことによ
り、パリティデータをパリティデータ格納用ＲＡＭｅ内
に作成する。Parity data 6 generated by the parity generation circuit 3 at the same time as reading the above program.
By writing into the parity data storage RAM 9, parity data is created in the parity data storage RAMe.
前記、プログラム格納用ＲＯＭ２からの全エリア読み出
し終了時点で、処理装！！１はパリティライト・リセッ
ト信号１１を発行し、ＲＡＭリードライト制御回路１［
Ｈ−ＲＡＭの読み出しモードとし。When all areas have been read from the program storage ROM 2, the processing unit! ! 1 issues the parity write/reset signal 11, and the RAM read/write control circuit 1 [
Set H-RAM read mode.
ＲＡＭライト許可信号１２をリセットするとともにパリ
ティデータ格納用ＲＡＭ９をリードモードとする。The RAM write permission signal 12 is reset and the parity data storage RAM 9 is placed in read mode.
電源投入後、上記動作を実行することにより、パリティ
データ格納用ＲＡＭ９にはパリティデータが作成され、
通常のプログラム読み出し時にはパリティデータ格納用
ＲＡＭ９を、先に第２図に示したパリティデータ格納用
ＲＯＭ８と同等に使用することが可能となり、パリティ
チェックのためのパリティデータとして使用可能になる
。After the power is turned on, parity data is created in the parity data storage RAM 9 by executing the above operations.
During normal program reading, the parity data storage RAM 9 can be used in the same way as the parity data storage ROM 8 shown in FIG. 2, and can be used as parity data for parity checking.
本実施例に示したパリティ生成方式により、パリティデ
ータはプログラム開発時、または、変更時点で作成する
必要がなくなり、パリティ格納用ＲＯＭの書き込み作業
も必要でなくなる。また、プログラム変更時には、プロ
グラムのみ変更することで、パリティについて考慮する
必要がなくなるので、変更作業を敏速に実施することが
可能になる。The parity generation method shown in this embodiment eliminates the need to create parity data at the time of program development or modification, and also eliminates the need for writing to the parity storage ROM. Furthermore, when changing the program, only the program is changed, so there is no need to consider parity, so the change can be carried out quickly.
以上述べた如く、本発明によれば、ＲＯＭに格納される
プログラムのパリティデータを制御装置自身で生成する
ため、パリティデータを予め作成する必要がなくなると
ともにパリティデータ格納用ＲＯＭの書き込み作業も省
略できることから、プログラム開発時および変更時の効
率向上、プログラム生産時の工数の低減等の顕著な効果
を奏するものである。As described above, according to the present invention, since the control device itself generates the parity data of the program stored in the ROM, there is no need to create parity data in advance, and the work of writing the ROM for storing parity data can also be omitted. Therefore, it has remarkable effects such as improving efficiency during program development and modification, and reducing man-hours during program production.
第１図は本発明の一実施例を示すブロック構成図、第２
図は従来のパリティチェック実施回路の構成例を示すブ
ロック図である。
１：処理装置、２ニブログラム格納用ＲＯＭ、３：パリ
ティジェネレート回路、４：バリテイチ二ッグ回路、９
：パリティデータ格納用ＲＡＭ、１０：ＲＡＭリードラ
イト制御回路、１１：パリティライト・リセット信号、
１２：ＲＡＭライト許可信号、１３：ＲＡＭリード許可
信号、１４：電源投入信号。
代理人 弁理士小川勝男・、４’１゜
、／
（・・′。
＼、−
第 １ 図FIG. 1 is a block diagram showing one embodiment of the present invention, and FIG.
The figure is a block diagram showing an example of the configuration of a conventional parity check execution circuit. 1: Processing device, 2 Niprogram storage ROM, 3: Parity generation circuit, 4: Variation chip circuit, 9
: RAM for storing parity data, 10: RAM read/write control circuit, 11: Parity write/reset signal,
12: RAM write permission signal, 13: RAM read permission signal, 14: Power on signal. Agent: Patent attorney Katsuo Ogawa, 4'1゜, / (...'. \, - Figure 1
Claims (1)
動作を指定するプログラムを格納した読み出し専用メモ
リと、パリティ生成回路とを有する制御装置において、
読み書き可能な記憶手段とその制御回路とを設け、電源
投入時に、前記読み出し専用メモリに格納されたプログ
ラムを読み出して前記パリティ生成回路によりパリティ
データを生成し、該パリティデータを前記読み書き可能
な記憶手段に格納することを特徴とするパリティデータ
生成方式。(1) In a control device having a processing device for controlling a circuit, a read-only memory storing a program that specifies the operation of the processing device, and a parity generation circuit,
A read/write storage means and a control circuit thereof are provided, and when power is turned on, a program stored in the read-only memory is read out, the parity generation circuit generates parity data, and the parity data is transferred to the read/write storage means. A parity data generation method characterized by storing parity data in .
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61039181A JPS62197833A (en) | 1986-02-26 | 1986-02-26 | Generating system for parity data |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61039181A JPS62197833A (en) | 1986-02-26 | 1986-02-26 | Generating system for parity data |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62197833A true JPS62197833A (en) | 1987-09-01 |
Family
ID=12545942
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61039181A Pending JPS62197833A (en) | 1986-02-26 | 1986-02-26 | Generating system for parity data |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62197833A (en) |
-
1986
- 1986-02-26 JP JP61039181A patent/JPS62197833A/en active Pending
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