JPS62161215A - Tri-state output buffer - Google Patents
Tri-state output bufferInfo
- Publication number
- JPS62161215A JPS62161215A JP61003919A JP391986A JPS62161215A JP S62161215 A JPS62161215 A JP S62161215A JP 61003919 A JP61003919 A JP 61003919A JP 391986 A JP391986 A JP 391986A JP S62161215 A JPS62161215 A JP S62161215A
- Authority
- JP
- Japan
- Prior art keywords
- tri
- terminal
- output buffer
- state output
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/09425—Multistate logic
- H03K19/09429—Multistate logic one of the states being the high impedance or floating state
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
Abstract
Description
【発明の詳細な説明】
（産業上の利用分野）
不発明は半導体集積装置、さらに詳しく云えば、（３Ｊ
ＵＳで構成されたトライステート出力バッファに関する
。[Detailed description of the invention] (Industrial application field) The non-invention is a semiconductor integrated device, more specifically, (3J
Concerning a tri-state output buffer configured in US.
（従来の技術）
トライステート出力バッファは出力部のＰチャネルトラ
ンジスタとＮチャネルトランジスタよりなるプッシュプ
ル回路と、このプッシュプル回路を制御するゲート回路
によって構成されているのが一般的である。(Prior Art) A tri-state output buffer generally includes a push-pull circuit including a P-channel transistor and an N-channel transistor in the output section, and a gate circuit that controls the push-pull circuit.
第３図に従来のトライステート出力バッファの一例を示
す。ゲート回路４は、制御信号入力端子１が接続された
インバータ４ａと、インバータ４ａによる制御入力の反
転信号と制御信号入力端子２からの制御信号全入力とす
るナンド４ｂと、制御信号入力端子１および２からの制
御信号を入力とするノア４Ｃとから構成されている。ま
た、プッシュプル回路はナンド４ｂの出力をゲート入力
とするＰチャネルトランジスタ５とノア４ｃｌｆｊ力ｔ
ゲート入力とするＮチャネルトランジスタ６より構成さ
れている。３は出力端子である。FIG. 3 shows an example of a conventional tri-state output buffer. The gate circuit 4 includes an inverter 4a to which the control signal input terminal 1 is connected, a NAND 4b which receives an inverted signal of the control input from the inverter 4a and all control signals from the control signal input terminal 2, and a NAND 4b which receives the control signal from the control signal input terminal 2. 2 and a NOR 4C which receives the control signal from 2 as input. In addition, the push-pull circuit includes a P-channel transistor 5 whose gate input is the output of the NAND 4b, and a NOR 4clfj force t.
It is composed of an N-channel transistor 6 which serves as a gate input. 3 is an output terminal.
動作は次の通シである。The operation is as follows.
制御入力端子ｌおよび２にそれぞれ低レベルと高レベル
の信号が入力すると、ナンド４ｂ出力は低レベル、ノア
４ｃは高レベルとなるため、Ｐチャネルトランジスタ５
はオン、Ｎチャネルトランジスタ６はオフとなり、出力
端子３は電源電圧が出力され、高レベルとなる。When low level and high level signals are input to the control input terminals l and 2, respectively, the NAND 4b output becomes low level and the NOR 4c becomes high level, so that the P channel transistor 5
is turned on, N-channel transistor 6 is turned off, and the output terminal 3 outputs the power supply voltage and becomes high level.
次に制御信号入力端子１および２それぞれに低レベル信
号が入力すると、ナンド４ｂおよびノア４Ｃは高レベル
になるためＰチャネルトランジスタ５はオフ、Ｎチャネ
ルトランジスタ６はオンとなり出力端子は接地さｎ１低
レベルとなる。Next, when a low level signal is input to each of the control signal input terminals 1 and 2, NAND 4b and NOR 4C become high level, so P channel transistor 5 is turned off, N channel transistor 6 is turned on, and the output terminal is grounded. level.
また、制御信号入力端子１および２にそれぞれ高レベル
信号が入力するか、または高レベルと低レベルがそれぞ
れ人力した場合には、いずれの場合にもナンド４ｂは高
レベル、ノア４Ｃは低レベルとなるため、Ｐチャネルト
ランジスタ５とＮチャネルトランジスタ６はいずれもオ
フとなり、出力端子３は高インピーダンス状態となる。In addition, if a high level signal is input to each of the control signal input terminals 1 and 2, or if a high level and a low level are respectively input manually, in either case, the NAND 4b will be at a high level and the NOAH 4C will be at a low level. Therefore, both P-channel transistor 5 and N-channel transistor 6 are turned off, and output terminal 3 is in a high impedance state.
（発明がＷ＃犬しようとする問題点〕
このようなトライステート出力バッファを有する半導体
集積装置では各半導体集積装置のトライステート出力バ
ッファの出力端子會互に接続してワイヤードオア論理の
用い万をする場合がある。(Problem that the invention attempts to address) In a semiconductor integrated device having such a tri-state output buffer, the output terminals of the tri-state output buffer of each semiconductor integrated device are connected to each other to facilitate the use of wired-OR logic. There are cases where
このワイヤードオア論理を構成するために、すでに電源
が印加され動作状態である１または複数の半導体集積装
置のトライステート出カバソファ端子に、電源が接続さ
れて２らず、非動作状態の１または複数の半導体集積装
置のトライステート出カバソファ端子全接伏した場合に
は１ｔ＃が印加されるまでの間、トライステート出力バ
ッファ間に大電流が流れ動作中のトライステート出力バ
ッファ出力信号にエラーが発生するという問題があった
。In order to configure this wired-OR logic, one or more tristate output cover sofa terminals of one or more semiconductor integrated devices that are already powered up and in an operating state are connected to one or more tristate output cover sofa terminals that are not connected to a power supply and are in an inactive state. If the tri-state output cover terminals of a semiconductor integrated device are all connected, a large current will flow between the tri-state output buffers until 1t# is applied, and an error will occur in the tri-state output buffer output signal during operation. There was a problem.
第４図は第３図のトライステート出力バッファ全複数個
接続してワイヤードオア：ｉＢ理？作成する場合の例で
ある。Figure 4 shows the wired OR: iB logic by connecting all the tri-state output buffers in Figure 3. This is an example of creating one.
複数のトライステート出力バッファ２０ 、２１の出力
端子１８は互に接続されワイヤードオア論理が作成され
ている。電源端子９には電源が接続されており、トライ
ステート出力バッファ２０゜２１は動作状態で、例えば
トランジスタ１２，１３゜１６ 、１７のうち１２のみ
がオン状態で他のトランジスタはオフであるとする。The output terminals 18 of the plurality of tristate output buffers 20 and 21 are connected to each other to create a wired OR logic. Assume that a power supply is connected to the power supply terminal 9, and the tristate output buffers 20, 21 are in an operating state, and for example, only 12 of the transistors 12, 13, 16, and 17 are on, and the other transistors are off. .
一万、トライステート出力バッファ１９は端子１４ 、
１５にそれぞれ電源およびグランドが接続されておらず
、非動作状態であるとする。10,000, the tri-state output buffer 19 is connected to the terminal 14,
15 are not connected to the power supply and ground, respectively, and are in an inactive state.
トライスナート出力バッファ２０ 、２１は動作状態の
ままトライステート出力バッファＩ９の出力端子３を、
トライステート出力バッファ２０および２】の共通端子
である１８に接続し、かつ端子１４に電源全接続し、端
子１５を接地することによりトライステート出力バッフ
ァ１９ヲ動作状態にしトライステート出カッマッファ１
９ 、２０ 、２１のワイヤードオア論理作成を想定す
る。そして端子３と１８が接続され、端子１５が接地さ
ｎているにもかかわらず端子１４に′電源が印加さｎる
：時間がわずかに遅れたものとする。The tri-state output buffers 20 and 21 connect the output terminal 3 of the tri-state output buffer I9 in the operating state.
18, which is the common terminal of the tri-state output buffers 20 and 2], and by connecting all the power supplies to the terminal 14 and grounding the terminal 15, the tri-state output buffer 19 is brought into operation.
Assume that wired-OR logic of 9, 20, and 21 is created. It is assumed that the terminals 3 and 18 are connected, and that power is applied to the terminal 14 even though the terminal 15 is grounded, with a slight delay in time.
この場会、トランジスタ１１のゲート定立は不足のため
トランジスタ１１は完全にオフにならない場合がある。In this case, the gate of the transistor 11 is insufficiently established, so the transistor 11 may not be completely turned off.
その結果、トランジスタ１２および１１ヲ介して′電源
からグランドへ大電流が流れ、本来ハイレベルである端
子１８のレベルを下げてしまいトライステート出力バツ
ファ２０．２１で構成されたワイヤードオア論理にエラ
ーが生じることとなる。As a result, a large current flows from the power supply to ground through transistors 12 and 11, lowering the level of terminal 18, which is normally at a high level, and causing an error in the wired OR logic composed of tristate output buffers 20 and 21. This will occur.
同様にトランジスタ１３のみがオンの場合には、端子３
と１８が接続され端子１４に電源が印刀口されているに
もかかわらず、端子１５が接地されていない場合はトラ
ンジスタ１０ 、１３を介し大電流が流れ、エラーを生
ずる。Similarly, when only transistor 13 is on, terminal 3
If terminal 15 is not grounded even though terminals 18 and 18 are connected and power is applied to terminal 14, a large current will flow through transistors 10 and 13, causing an error.
本発明の目的は上記欠点を解消するもので、動作状態で
あるトライステート出力バッファの出力端子に、非動作
状態のトライステート出力バッファを、エラーを生じさ
せることすく接続できるトライステート出力バッファ全
提供することにある。An object of the present invention is to eliminate the above-mentioned drawbacks, and to provide a complete tri-state output buffer in which an inactive tri-state output buffer can be connected to the output terminal of an active tri-state output buffer without causing errors. It's about doing.
（問題点を解決するための手段）
前記目的全達成するために本発明によるトライステート
出力バッファは０ＭＯ８で構成された出力段プッシュプ
ル回路と、前記出力段プッシュプル回路のＰチャネルト
ランジスタとＮチャネルトランジスタのゲート端子にそ
れぞれ接続されたゲート回路よりなるトライステート出
力バッファにおいて、前記Ｎチャネルトランジスタのゲ
ート端子を高抵抗を介して接地し、前記Ｐチャネルトラ
ンジスタのゲート端子金高抵抗を介して電源に接続して
構成しである。(Means for Solving the Problems) In order to achieve all of the above objects, a tri-state output buffer according to the present invention includes an output stage push-pull circuit composed of 0MO8, a P-channel transistor of the output stage push-pull circuit, and an N-channel transistor. In a tri-state output buffer consisting of gate circuits connected to gate terminals of transistors, the gate terminal of the N-channel transistor is grounded via a high resistance, and the gate terminal of the P-channel transistor is connected to a power source via a gold high resistance. Connect and configure.
（実 施 例） 以下、図面全参照して本発明ｔさらに詳しく説明する。(Example) Hereinafter, the present invention will be explained in more detail with reference to all the drawings.
第１図は本発明によるトライステート出力バッファの実
施例を示す回路図である。FIG. 1 is a circuit diagram showing an embodiment of a tri-state output buffer according to the present invention.
図において、Ｐチャネルトランジスタ５のゲート端子と
電源端子９との間に高抵抗７が接続され、さらにＮチャ
ネルトランジスタ６のゲート端子と接地との開に高抵抗
８が接続されている点？除けば、第３図と同構成であシ
、入出力の関係も同様である。In the figure, a high resistance 7 is connected between the gate terminal of the P-channel transistor 5 and the power supply terminal 9, and a high resistance 8 is connected between the gate terminal of the N-channel transistor 6 and ground. Otherwise, it has the same configuration as FIG. 3, and the input/output relationship is also the same.
第２図は本発明の他の実施例を示す回路図で、複数のト
ライステート出力バッファによるワイヤードオア論理回
路を示す図である。FIG. 2 is a circuit diagram showing another embodiment of the present invention, and is a diagram showing a wired-OR logic circuit using a plurality of tri-state output buffers.
複数のトライステート出力バッファの出力端子が接続さ
れておシ、端子９には電源が印刀口されており、トラン
ジスタ１２はオン、トランジスタ１３はオフ状態である
とする。It is assumed that the output terminals of a plurality of tristate output buffers are connected, a power supply is connected to terminal 9, transistor 12 is on, and transistor 13 is off.
端子１５が接地され、端子１４が電源に接続されていな
い場合、従来回路では端子９からトランジスタ１２およ
び１１を介してグランドに大電流が流れエラーを生ずる
。When terminal 15 is grounded and terminal 14 is not connected to a power supply, in the conventional circuit, a large current flows from terminal 9 to ground through transistors 12 and 11, causing an error.
しかし、本発明の場合は高抵抗８が挿入されＮチャネル
トランジスタ１１のゲート端子は接地されているので、
トランジスタ１１はオフ状態となっている。したがって
従来のように大電流が流れることはなく、エラーを生ず
ることはない。However, in the case of the present invention, the high resistance 8 is inserted and the gate terminal of the N-channel transistor 11 is grounded.
Transistor 11 is in an off state. Therefore, a large current does not flow as in the conventional case, and no errors occur.
全り同様に、トランジスタ１２がオフ、トランジスタ１
３がオン状態でちゃ、端子１４に電源が印那され、端子
１５が接地されていない場合、トランジスタ１０のゲー
ト電位が電源電圧となるためトランジスタ１ｏはオフ状
態となυ、大電流は流れずエラーを生ずることはない。Similarly, transistor 12 is off and transistor 1 is off.
3 is in the on state, if the power is connected to the terminal 14 and the terminal 15 is not grounded, the gate potential of the transistor 10 becomes the power supply voltage, so the transistor 1o is in the off state υ, and no large current flows. No errors occur.
高抵抗の実現は拡散抵抗を利用する方法もあるが、ＭＯ
Ｓ）ランジスタのゲートとドレインを接続したものを利
用できることはいうまでもない。One way to achieve high resistance is to use diffused resistance, but MO
S) It goes without saying that a transistor in which the gate and drain are connected can be used.
（発明の効果）
以上、詳しく説明したように本発明によるトライステー
ト出力バッファはＰチャンネルトランジスタのゲート端
子と電源間に、およびＮチャネルトランジスタのゲート
端子と接地間に高抵抗を挿入した構成であるので、動作
状態のトライステート出力バッファに、このトライステ
ート出力バッファにエラーを生じさせずに他のトライス
テート出力バッファを接続することが可能となる。(Effects of the Invention) As explained in detail above, the tristate output buffer according to the present invention has a configuration in which a high resistance is inserted between the gate terminal of the P-channel transistor and the power supply, and between the gate terminal of the N-channel transistor and the ground. Therefore, it is possible to connect another tri-state output buffer to an operating tri-state output buffer without causing an error in this tri-state output buffer.
したがって、半導体集積装置を使用している装置が商用
に供されている等稼動状態を保たなければならない状態
のときに、トライステート出力バッファを内蔵している
半導体集積装置全室むプリント板をこの装置に追加する
場合、本発明によるトライステート出力バッファを使用
していれば稼動状態である当該装置に動作異常を生じさ
せずにプリント板追加、つまり機能追加が可能となる。Therefore, when a device using a semiconductor integrated device is in a state where it must be kept in operation, such as when it is used for commercial purposes, the printed circuit board containing the entire semiconductor integrated device with a built-in tri-state output buffer must be removed. When adding to this device, if the tri-state output buffer according to the present invention is used, it becomes possible to add a printed board, that is, add a function, without causing any abnormal operation to the device while it is in operation.
第１図は本発明によるトライステート出力バッファの実
施例を示す回路図、第２図は本発明の他の実施例管示す
回路図、第３図および第４図は従来のトライステート出
力バッファの回路図である。
１・・・制御入力端子 ２・・・入力端子３．１８・
・・出力端子 ４・・・ゲート回路４ａ・・・インノ（
−ｆ４ｂ・・・す／ド４ Ｃ−−−ノア
５．１０，１２．１６・・・ＰチャネルＭＯＳトランジ
スタ
６ 、１１ 、１３ 、１７・・・ＮチャネルＭＯＳト
ランジスタ
７．８・・・高抵抗 ９・・・電源端子１４ 、１
５・・・端子
１９ 、２０ 、２１・・・トライステート出力バッフ
ァ特許出願人 日本電気株式会社
代理人 弁理士 井 ノ ロ 壽２１図FIG. 1 is a circuit diagram showing an embodiment of a tri-state output buffer according to the present invention, FIG. 2 is a circuit diagram showing another embodiment of the present invention, and FIGS. 3 and 4 are circuit diagrams of a conventional tri-state output buffer. It is a circuit diagram. 1... Control input terminal 2... Input terminal 3.18.
...Output terminal 4...Gate circuit 4a...Inno(
-f4b...S/D4 C---Noah 5.10, 12.16...P channel MOS transistor 6, 11, 13, 17...N channel MOS transistor 7.8...High resistance 9...Power terminal 14, 1
5...Terminals 19, 20, 21...Tri-state output buffer Patent applicant NEC Corporation Representative Patent attorney Hisashi Inoro Figure 21
Claims (1)
出力段プッシュプル回路のＰチャネルトランジスタとＮ
チャネルトランジスタのゲート端子にそれぞれ接続され
たゲート回路よりなるトライステート出力バッファにお
いて、前記Ｎチャネルトランジスタのゲート端子を高抵
抗を介して接地し、前記Ｐチャネルトランジスタのゲー
ト端子を高抵抗を介して電源に接続したことを特徴とす
るトライステート出力バッファ。An output stage push-pull circuit composed of CMOS, a P-channel transistor of the output stage push-pull circuit, and an N
In a tri-state output buffer consisting of gate circuits connected to gate terminals of channel transistors, the gate terminal of the N-channel transistor is grounded through a high resistance, and the gate terminal of the P-channel transistor is connected to a power supply through a high resistance. A tri-state output buffer characterized by being connected to.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61003919A JPS62161215A (en) | 1986-01-10 | 1986-01-10 | Tri-state output buffer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61003919A JPS62161215A (en) | 1986-01-10 | 1986-01-10 | Tri-state output buffer |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62161215A true JPS62161215A (en) | 1987-07-17 |
Family
ID=11570561
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61003919A Pending JPS62161215A (en) | 1986-01-10 | 1986-01-10 | Tri-state output buffer |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62161215A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6154058A (en) * | 1998-04-06 | 2000-11-28 | Nec Corporation | Output buffer |
-
1986
- 1986-01-10 JP JP61003919A patent/JPS62161215A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6154058A (en) * | 1998-04-06 | 2000-11-28 | Nec Corporation | Output buffer |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4697107A (en) | Four-state I/O control circuit | |
| JP3079009B2 (en) | Mixed voltage output buffer circuit | |
| JPH01317022A (en) | Power supply switching circuit | |
| JP2001060667A (en) | Semiconductor integrated circuit | |
| JP3340906B2 (en) | Output circuit | |
| JPS62161215A (en) | Tri-state output buffer | |
| JP3262070B2 (en) | Output buffer | |
| JP3876760B2 (en) | Input buffer circuit and semiconductor integrated circuit device | |
| JPS6041325A (en) | Semiconductor integrated circuit | |
| JPH06291638A (en) | Semiconductor unit | |
| JP2544796B2 (en) | Input circuit of semiconductor integrated circuit device | |
| JP2735268B2 (en) | LSI output buffer | |
| JPS6219942A (en) | Integrated circuit | |
| JPS61274511A (en) | Cmos type semiconductor integrated circuit | |
| JPS62268143A (en) | Semiconducter device | |
| JPH02126652A (en) | Semiconductor integrated circuit device | |
| US6380795B1 (en) | Semiconductor integrated circuit | |
| JP2808784B2 (en) | Input circuit | |
| JPH02254816A (en) | Through-current prevention type output circuit | |
| JPS6125257B2 (en) | ||
| JPH0349410A (en) | Cmos latch circuit with set/reset allowing preferential set | |
| JPH05136683A (en) | Output buffer circuit | |
| JPH098626A (en) | Output circuit | |
| JPH05218312A (en) | Open drain type output circuit | |
| JPH0254617A (en) | Input/output buffer circuit |