JPS62153894A - Image display unit - Google Patents
Image display unitInfo
- Publication number
- JPS62153894A JPS62153894A JP60296259A JP29625985A JPS62153894A JP S62153894 A JPS62153894 A JP S62153894A JP 60296259 A JP60296259 A JP 60296259A JP 29625985 A JP29625985 A JP 29625985A JP S62153894 A JPS62153894 A JP S62153894A
- Authority
- JP
- Japan
- Prior art keywords
- clock
- memory
- overlay
- frame memory
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Controls And Circuits For Display Device (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。(57) [Summary] This bulletin contains application data before electronic filing, so abstract data is not recorded.
Description
【発明の詳細な説明】
(産業上の利用分野)
本発明は、フレームメモリに記憶されているイメージを
ラスクスキセン型の表示器に表示し、その上に、グラフ
ィックディスプレイ・コントローラから出力される図形
を重ねて表示づる画像表示装置の改良に関する。DETAILED DESCRIPTION OF THE INVENTION (Field of Industrial Application) The present invention displays an image stored in a frame memory on a raspberry-type display, and displays a figure output from a graphic display controller on it. The present invention relates to an improvement of an image display device that displays images in a superimposed manner.
(従来の技術)
この秤の画像表示装置においては、フレームメモリの読
出クロックは、表示画面−Fでのとクセルサイズのat
a比が1:1になるように、ラスタスキレンの水平走査
時間に合せて定められる。一方グラフイックディスプレ
イ・コントローラの出力は一且オーバーレイメモリに書
き込まれ、このオーバーレイメモリの内容が例えば16
:1のパラレル・シリアル変換をへて出力されるので、
オーバーレイメモリの読出クロックは、そのようなパラ
レル・シリアル変換の段数と水平走査時間とに合せて定
められる。このため、フレームメモリとオーバーレイメ
モリは読出クロックの周波数が異なる。(Prior Art) In the image display device of this scale, the read clock of the frame memory is the same as that of the display screen -F.
It is determined in accordance with the raster skillen horizontal scanning time so that the a ratio is 1:1. On the other hand, the output of the graphic display controller is written to one overlay memory, and the contents of this overlay memory are, for example, 16
:1 parallel-to-serial conversion and output,
The read clock of the overlay memory is determined according to the number of parallel-to-serial conversion stages and the horizontal scanning time. Therefore, the frame memory and overlay memory have different read clock frequencies.
(fI明が解決しようとする問題点)
フレームメモリとA−バーレイメモリの読出クロックの
周波数が異なると、表示器に画像を表示した時のそれぞ
れのビクセルサイズが異なる。このため、A−バーレイ
画像の縦横比が1:1にならず、例えば真円を描こうと
しても円描画のコマンドを使用することができない。又
、フレームス(りのイメージとオーバーレイ図形の座標
変換の計算が複雑になり、且つ誤差が発生するのを免れ
ない。更に、NTSC方式とPA L/S E CAM
方式では、フレームメモリとオーバーレイメモリのそれ
ぞれの読出クロックの周波数比を同一にすることも困難
なため、オーバーレイ画面の仕様が統一できない。(Problem that fI Ming attempts to solve) If the read clock frequencies of the frame memory and A-barley memory differ, the respective pixel sizes when displaying an image on a display device will differ. For this reason, the aspect ratio of the A-barley image is not 1:1, and for example, even if an attempt is made to draw a perfect circle, a circle drawing command cannot be used. In addition, the calculation of the coordinate transformation between the frame image and the overlay figure becomes complicated, and errors inevitably occur.Furthermore, the NTSC system and PAL
In this method, it is difficult to make the frequency ratio of the read clocks of the frame memory and the overlay memory the same, so the specifications of the overlay screen cannot be unified.
本発明はこのような従来の問題点に鑑みてなされたもの
で、その目的は、フレームメモリのイメージのとクセル
サイズとオーバーレイ図形のビクセルサイズを同一にす
ることにより、上記の問題点を解決した画像表示装置を
提供することにある。The present invention was made in view of these conventional problems, and its purpose is to solve the above problems by making the pixel size of the frame memory image and the pixel size of the overlay figure the same. An object of the present invention is to provide an image display device.
(問題点を解決づ−るための手段)
上記問題点を解決する本発明は、イメージデータを記憶
するフレームメモリと、水平同期信号に基づいてフレー
ムメモリ用の読出クロックを発生するフレームメモリ・
クロック回路と、フレームメモリの読出データが与えら
れコンポジットビデオ信号を作成するコンポジットビデ
オ信号作成回路と、コンポジットビデオ信号作成回路の
出力信号に基づいて画像を表示する表示器と、表示器に
表示されるフレームメモリの画像に重ねて表示する図形
を表わす信号を発生するグラフィックディスプレイ・コ
ントローラと、グラフィックディスプレイ・コントロー
ラの出力信号を記憶するオーバーレイメモリと、オーバ
ーレイメモリの読出データをパラレル・シリアル変換す
るパラレル・シリアル変換器と、水平同期信号に基づい
てパラレル・シリアル変換器用のクロックを発生するオ
ーバーレイ・クロック回路とを右する画像表示装置にお
いて、パラレル・シリアル変換器の出力信号が占き込ま
れるとともに読出出力をコンポジットビデオ信号作成回
路に与える水平走査メモリ、オーバーレイ・クロック回
路のクロックに従って水平走査メモリの書き込みをt+
+ *Uするm込アドレス発生回路及びフレームメモリ
・クロック回路のクロックに従って水平走査メモリの読
出を制御する読出アドレス発生回路を具備することを特
徴とするものである。(Means for Solving the Problems) The present invention, which solves the above problems, includes a frame memory that stores image data, and a frame memory that generates a read clock for the frame memory based on a horizontal synchronization signal.
a clock circuit, a composite video signal creation circuit that receives frame memory read data and creates a composite video signal, a display that displays an image based on the output signal of the composite video signal creation circuit, and a display that displays an image on the display. A graphic display controller that generates a signal representing a figure to be displayed superimposed on the image in the frame memory, an overlay memory that stores the output signal of the graphic display controller, and a parallel-serial controller that converts the read data of the overlay memory from parallel to serial. In an image display device that connects the converter and an overlay clock circuit that generates a clock for the parallel-to-serial converter based on a horizontal synchronization signal, the output signal of the parallel-to-serial converter is read out and read out. The horizontal scanning memory is fed to the composite video signal creation circuit, and the writing to the horizontal scanning memory is performed according to the clock of the overlay clock circuit.
The present invention is characterized in that it includes a read address generation circuit that controls reading of the horizontal scanning memory according to the clock of the frame memory clock circuit and the m address generation circuit that performs +*U.
(実施例)
本発明の実施例を第1図に示す。第1図において、1は
同期信号発生器で、水平同期信号と垂直同門信号を発生
する、2はDSCクロック発生回路で、同明信号発生器
1の水平同期信号に基づいて、フレームメモリ3を読み
出すためのDSCクロックを発生する。尚、DSCとは
ディジタルスキャンコンバータの略称である。DSCク
ロックに従ってフレームメモリ3から読み出されたイメ
ージデータ(以下DSCデータ)は、コンポジットビデ
オ信号作成回路4でコンポジットビデオ信号に変換され
て表示器5 (CRT)に与えられイメージとして表示
される。尚、フレームメモリ3には、図示しない手段に
よって、表示すべきイメージ用のデータが書き込まれる
。(Example) An example of the present invention is shown in FIG. In FIG. 1, 1 is a synchronization signal generator, which generates a horizontal synchronization signal and a vertical synchronization signal, and 2 is a DSC clock generation circuit, which generates a frame memory 3 based on the horizontal synchronization signal of the Domei signal generator 1. Generates a DSC clock for reading. Note that DSC is an abbreviation for digital scan converter. Image data (hereinafter referred to as DSC data) read out from the frame memory 3 in accordance with the DSC clock is converted into a composite video signal by a composite video signal generation circuit 4, and is applied to a display device 5 (CRT) to be displayed as an image. Note that data for an image to be displayed is written into the frame memory 3 by means not shown.
6はグラフィックディスプレイ・コントローラ(以下G
DCという)で、表示′FA5上に表示されているイメ
ージに重ねて表示すべき図形を表わす信号を発生するも
のである。発生すべき図形信号は、図示しない手段によ
って指定される。GDC6の出力信号は、オーバーレイ
メモリ7に書込まれ、このオーバーレイメモリ7から読
み出された信号がパラレル・シリアル変換回路8によっ
てシリアル信号に変換されて出力される。GDC6゜A
−バーレイメモリ7及びパラレル・シリアル変換回路8
の動作用のクロックは、オーバーレイクロック発生回路
9から与えられる。このオーバーレイクロック回路9の
クロックは、同期信号発生器1の水平同明信号に基づい
て、DSCクロツクブで生回路2のクロックとは一般に
異なる周波数で発生される。6 is a graphic display controller (hereinafter referred to as G
DC), which generates a signal representing a figure to be displayed superimposed on the image displayed on display 'FA5. The graphical signal to be generated is specified by means not shown. The output signal of the GDC 6 is written into an overlay memory 7, and the signal read from the overlay memory 7 is converted into a serial signal by a parallel/serial conversion circuit 8 and output. GDC6゜A
- Burley memory 7 and parallel/serial conversion circuit 8
The clock for the operation is given from the overlay clock generation circuit 9. The clock of this overlay clock circuit 9 is generally generated at a frequency different from the clock of the raw circuit 2 by the DSC clock based on the horizontal synchronization signal of the synchronization signal generator 1.
10及び11は一対の水平走査メモリ(以下1ト(メモ
リという)で、水平走査の一回毎に交互に切り換えて使
用されるものである。切換は、回込側及び読出側のそれ
ぞれのスイッチ12及び13を、1Hメモリ切換信号発
生器14の信号で制御することによって行われる。1H
メモリ10,11のm込アドレスは、11−1メモリ書
込アドレスジエネレータ15によって、オーバーレイク
ロック発止回路9のクロックに従って与えられ、読出ア
ドレスは、1Hメモリ読出アドレスジエネレータ16に
よって、DSCクロック発生回路2のクロックに従って
与えられる。1日メモリio、i1は、一方が閤き込ま
れているとき他方が読み出される。1ト1メモリ10.
11から読み出されたオーバーレイデータは、コンポジ
ットビデオ信号作成回路4に与えられる。尚、オーバー
レイクロックの周波数がDSCクロックの周波数よりも
常に高いときは、1Hメモリとして単一のデュアルポー
トメモリを用い、一方のボートからA−バーレイクロッ
クに従ってオーバーレイデータを1き込み、他方のボー
トからDSCクロックに従ってオーバーレイデータを読
み出すようにしてもよい。Reference numerals 10 and 11 are a pair of horizontal scanning memories (hereinafter referred to as memories), which are used by being switched alternately for each horizontal scan.Switching is performed by switches on the input side and readout side, respectively. 12 and 13 by the signal of the 1H memory switching signal generator 14.1H
The m write address of the memories 10 and 11 is given by the 11-1 memory write address generator 15 according to the clock of the overlay clock generation circuit 9, and the read address is given by the 1H memory read address generator 16 according to the DSC clock generation circuit. It is given according to the clock of circuit 2. When one of the one-day memories io and i1 is loaded, the other is read out. 1 memory 10.
The overlay data read from 11 is given to composite video signal creation circuit 4. If the overlay clock frequency is always higher than the DSC clock frequency, use a single dual-port memory as the 1H memory, load the overlay data from one boat according to the A-barley clock, and load the overlay data from the other boat. The overlay data may be read out according to the DSC clock.
その場合、切換スイッチ12.13と1Hメモリ切換信
号発生器14が不要になる。In that case, the changeover switches 12, 13 and the 1H memory changeover signal generator 14 become unnecessary.
このような構成における1日メモリio、iiのオーバ
ーレイデータの回込及び読出と、フレームメモリ3のD
SCデータの読出との関係を第2図に示す。水平走査線
1の走査時(第2同左)に、1日メモリ10.11の何
れか一方に、オーバーレイデータがオーバーレイクロッ
クに従って川き込まれる。このとき、他方からは、その
前に書き込まれた走査線Oのオーバーレイデータが、フ
レームメモリ3の読出と同じDSCクロックに従つて読
み出される。走査線2の走査に切り換わった時(第2同
右)、走査線1の時に書き込まれたオーバーレイデータ
が、フレームメモリ3の読出と同じDSCクロックに従
って読み出される。In such a configuration, forwarding and reading of overlay data of the daily memories io and ii, and D of the frame memory 3
FIG. 2 shows the relationship with SC data reading. When horizontal scanning line 1 is scanned (second same on the left), overlay data is loaded into one of the daily memories 10 and 11 according to the overlay clock. At this time, the previously written overlay data of the scanning line O is read out from the other side according to the same DSC clock as that used for reading out the frame memory 3. When scanning is switched to scanning line 2 (second on the right), overlay data written during scanning line 1 is read out in accordance with the same DSC clock as that used for reading frame memory 3.
このように、1Hメモリ10.11のオーバーレイデー
タが、フレームメモリ3と共通のDSCクロックによっ
て読み出されるので、読み出されたオーバーレイデータ
は、そのビクセルサイズがDSCデータと同一になる。In this way, the overlay data of the 1H memory 10.11 is read out using the same DSC clock as that of the frame memory 3, so that the read overlay data has the same pixel size as the DSC data.
このため、表示画面上の縦横比が1:1になり、且つ表
示画面の上の座標が同一になる。又、NTSC方式とP
AL/SECAM方式のどちらに対しても、オーバーレ
イ画面の使用は共通にすることができる。Therefore, the aspect ratio on the display screen is 1:1, and the coordinates on the display screen are the same. Also, NTSC system and P
The use of overlay screens can be made common to both AL/SECAM systems.
(発明の効果)
以上のように、本発明によれば、フレームメモリのイメ
ージのビクセルサイズとオーバーレイメモリの図形のビ
クセルサイズを同一にすることにより、従来の問題点を
解決した画像表示装置が実現できる。(Effects of the Invention) As described above, according to the present invention, by making the pixel size of the image in the frame memory and the pixel size of the figure in the overlay memory the same, an image display device that solves the conventional problems can be realized. can.
第1図は本発明の一実施例のブロック構成図、第2図は
一本発明の実施例の動作説明図である。
1・・・同期信号発生器
2・・・DSGクロック発生回路
3・・・フレームメモリ
4・・・コンポジットビデオ信号作成回路5・・・表示
器
6・・・グラフィックディスプレイ・コントローラ7・
・・オーバーレイメモリ
8・・・パラレル・シリアル変換回路
9・・・オーバーレイクロック発生回路10.11・・
・11」メモリ
12.13・・・切換スイッチFIG. 1 is a block diagram of an embodiment of the present invention, and FIG. 2 is an explanatory diagram of the operation of the embodiment of the present invention. 1... Synchronization signal generator 2... DSG clock generation circuit 3... Frame memory 4... Composite video signal creation circuit 5... Display unit 6... Graphic display controller 7.
...Overlay memory 8...Parallel/serial conversion circuit 9...Overlay clock generation circuit 10.11...
・11" memory 12.13... changeover switch
Claims (1)
信号に基づいてフレームメモリ用の読出クロックを発生
するフレームメモリ・クロック回路と、フレームメモリ
の読出データが与えられコンポジットビデオ信号を作成
するコンポジットビデオ信号作成回路と、コンポジット
ビデオ信号作成回路の出力信号に基づいて画像を表示す
る表示器と、表示器に表示されるフレームメモリの画像
に重ねて表示する図形を表わす信号を発生するグラフィ
ックディスプレイ・コントローラと、グラフィックディ
スプレイ・コントローラの出力信号を記憶するオーバー
レイメモリと、オーバーレイメモリの読出データをパラ
レル・シリアル変換するパラレル・シリアル変換器と、
水平同期信号に基づいてパラレル・シリアル変換器用の
クロックを発生するオーバーレイ・クロック回路とを有
する画像表示装置において、パラレル・シリアル変換器
の出力信号が書き込まれるとともに読出出力をコンポジ
ットビデオ信号作成回路に与える水平走査メモリ、オー
バーレイ・クロック回路のクロックに従って水平走査メ
モリの書き込みを制御する書込アドレス発生回路及びフ
レームメモリ・クロック回路のクロックに従って水平走
査メモリの読出を制御する読出アドレス発生回路を具備
することを特徴とする画像表示装置。A frame memory that stores image data, a frame memory clock circuit that generates a read clock for the frame memory based on a horizontal synchronization signal, and a composite video signal creation circuit that receives frame memory read data and creates a composite video signal. a display device that displays an image based on the output signal of the composite video signal generation circuit; a graphic display controller that generates a signal representing a figure to be displayed superimposed on the image in the frame memory displayed on the display device; an overlay memory that stores output signals of the display controller; a parallel-to-serial converter that converts read data from the overlay memory from parallel to serial;
In an image display device having an overlay clock circuit that generates a clock for a parallel-to-serial converter based on a horizontal synchronization signal, an output signal of the parallel-to-serial converter is written and a readout output is provided to a composite video signal creation circuit. The horizontal scanning memory includes a write address generation circuit that controls writing to the horizontal scanning memory according to a clock of an overlay clock circuit, and a read address generation circuit that controls reading of the horizontal scanning memory according to a clock of a frame memory clock circuit. Characteristic image display device.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60296259A JPS62153894A (en) | 1985-12-26 | 1985-12-26 | Image display unit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60296259A JPS62153894A (en) | 1985-12-26 | 1985-12-26 | Image display unit |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS62153894A true JPS62153894A (en) | 1987-07-08 |
JPH0571105B2 JPH0571105B2 (en) | 1993-10-06 |
Family
ID=17831253
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP60296259A Granted JPS62153894A (en) | 1985-12-26 | 1985-12-26 | Image display unit |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS62153894A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6488493A (en) * | 1987-09-29 | 1989-04-03 | Toshiba Corp | Contrast display controller |
-
1985
- 1985-12-26 JP JP60296259A patent/JPS62153894A/en active Granted
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6488493A (en) * | 1987-09-29 | 1989-04-03 | Toshiba Corp | Contrast display controller |
Also Published As
Publication number | Publication date |
---|---|
JPH0571105B2 (en) | 1993-10-06 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JPS62153894A (en) | Image display unit | |
JPH02137070A (en) | Picture processor | |
JPS62239672A (en) | Display method | |
JPS6031355A (en) | Facsimile equipment | |
JP3420151B2 (en) | Image processing device | |
JPH0470797A (en) | Image signal composition device | |
JPH05324840A (en) | High-resolution image processor | |
JP2000125284A (en) | Monitor camera system | |
JPH05252353A (en) | Image reader | |
JP3966121B2 (en) | Screen composition type display device | |
JPS62192794A (en) | Image synthetic display unit | |
JP3633243B2 (en) | Radar display processing device | |
JPH07225562A (en) | Scan converter | |
JPH04248591A (en) | Moving picture window display device | |
JP2830954B2 (en) | Television signal processor | |
JPS63142783A (en) | Scan converter | |
JP2506897B2 (en) | Multi-window display control method | |
JPH0370288A (en) | Scan converter | |
JPS63141462A (en) | Scan converter | |
JPS6047792B2 (en) | 2-screen color television receiver | |
JPH02222029A (en) | Animation/still picture display device | |
JPH02100585A (en) | Video signal processing device | |
JPH07203293A (en) | Picture processing unit | |
JPS6371886A (en) | Image synthesizer/display device | |
JPH03160495A (en) | Image display device |