JPS6213698B2 - - Google Patents
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- Publication number
- JPS6213698B2 JPS6213698B2 JP53129981A JP12998178A JPS6213698B2 JP S6213698 B2 JPS6213698 B2 JP S6213698B2 JP 53129981 A JP53129981 A JP 53129981A JP 12998178 A JP12998178 A JP 12998178A JP S6213698 B2 JPS6213698 B2 JP S6213698B2
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- JP
- Japan
- Prior art keywords
- microinstruction
- register
- display
- address
- control memory
- Prior art date
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- Expired
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- 238000012423 maintenance Methods 0.000 claims description 34
- 230000010365 information processing Effects 0.000 claims description 10
- 238000010586 diagram Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000003111 delayed effect Effects 0.000 description 1
- 238000007689 inspection Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Landscapes
- Debugging And Monitoring (AREA)
Description
【発明の詳細な説明】
本発明は、制御メモリを有し、マイクロ命令で
制御される情報処理装置において、特に、マイク
ロ命令を用いた演算回路の内部状態表示方式に関
するものである。
制御される情報処理装置において、特に、マイク
ロ命令を用いた演算回路の内部状態表示方式に関
するものである。
従来、保守装置からのマイクロ命令により表示
経路を確立して、演算回路の内部状態を保守装置
に表示せしめるマイクロ命令制御の情報処理装置
は多種に亘つて存在するが、この種の装置とし
て、例えば、マイクロ命令レジスタの出力部に保
守装置からのマイクロ命令との切換え回路を設け
たものは、マイクロ命令レジスタが演算回路内部
にビツト単位に分散してしまうために、切換え回
路の設置が困難になるという欠点があつた。ま
た、マイクロ命令レジスタとは別に、マイクロ命
令待避レジスタを設け、これにマシンサイクル毎
にマイクロ命令レジスタと同一のマイクロ命令を
セツトしておき、保守装置からのマイクロ命令を
マイクロ命令レジスタのみにセツトして表示経路
を確立させ、マイクロ命令待避レジスタによりマ
イクロ命令レジスタの内容を復元するようにした
ものがあるが、これもマイクロ命令のビツト幅が
64ビツト、あるいは128ビツトと増えるに従つ
て、マイクロ命令待避レジスタもこれに応じて大
きくしなければならないという欠点があつた。
経路を確立して、演算回路の内部状態を保守装置
に表示せしめるマイクロ命令制御の情報処理装置
は多種に亘つて存在するが、この種の装置とし
て、例えば、マイクロ命令レジスタの出力部に保
守装置からのマイクロ命令との切換え回路を設け
たものは、マイクロ命令レジスタが演算回路内部
にビツト単位に分散してしまうために、切換え回
路の設置が困難になるという欠点があつた。ま
た、マイクロ命令レジスタとは別に、マイクロ命
令待避レジスタを設け、これにマシンサイクル毎
にマイクロ命令レジスタと同一のマイクロ命令を
セツトしておき、保守装置からのマイクロ命令を
マイクロ命令レジスタのみにセツトして表示経路
を確立させ、マイクロ命令待避レジスタによりマ
イクロ命令レジスタの内容を復元するようにした
ものがあるが、これもマイクロ命令のビツト幅が
64ビツト、あるいは128ビツトと増えるに従つ
て、マイクロ命令待避レジスタもこれに応じて大
きくしなければならないという欠点があつた。
本発明の目的は、マシンサイクル毎に制御記憶
アドレスを退避するアドレスレジスタを設け、表
示動作開始時には保守装置よりのマイクロ命令を
マイクロ命令レジスタにセツトして表示経路を確
立し、表示動作完了時には前記アドレスレジスタ
の出力により制御記憶を読出してマイクロ命令レ
ジスタの内容を復元することにより、上記欠点を
除去し、最小、かつ簡単な回路構成で保守装置に
演算回路の内部状態を表示せしめることのできる
情報処理装置を提供することにある。
アドレスを退避するアドレスレジスタを設け、表
示動作開始時には保守装置よりのマイクロ命令を
マイクロ命令レジスタにセツトして表示経路を確
立し、表示動作完了時には前記アドレスレジスタ
の出力により制御記憶を読出してマイクロ命令レ
ジスタの内容を復元することにより、上記欠点を
除去し、最小、かつ簡単な回路構成で保守装置に
演算回路の内部状態を表示せしめることのできる
情報処理装置を提供することにある。
本発明によれば、制御メモリと、該制御メモリ
から読出されたマイクロ命令を保持するマイクロ
命令レジスタとを有し、前記マイクロ命令により
表示経路を確立して演算回路の内部状態を保守装
置に表示せしめる情報処理装置において、マシン
サイクル毎に前記制御メモリの読出しアドレスを
退避するアドレスレジスタと、該アドレスレジス
タの出力により前記制御メモリを読出す手段と、
前記保守装置からのマイクロ命令を前記マイクロ
命令レジスタに設定する手段とを備え、前記保守
装置への表示動作開始時には、前記保守装置から
のマイクロ命令を前記マイクロ命令レジスタに設
定し、表示動作完了時には、前記アドレスレジス
タの出力により前記制御メモリを読出し、前記マ
イクロ命令レジスタの内容を表示動作前の状態に
復元するようにしたことを特徴とする情報処理装
置が得られる。
から読出されたマイクロ命令を保持するマイクロ
命令レジスタとを有し、前記マイクロ命令により
表示経路を確立して演算回路の内部状態を保守装
置に表示せしめる情報処理装置において、マシン
サイクル毎に前記制御メモリの読出しアドレスを
退避するアドレスレジスタと、該アドレスレジス
タの出力により前記制御メモリを読出す手段と、
前記保守装置からのマイクロ命令を前記マイクロ
命令レジスタに設定する手段とを備え、前記保守
装置への表示動作開始時には、前記保守装置から
のマイクロ命令を前記マイクロ命令レジスタに設
定し、表示動作完了時には、前記アドレスレジス
タの出力により前記制御メモリを読出し、前記マ
イクロ命令レジスタの内容を表示動作前の状態に
復元するようにしたことを特徴とする情報処理装
置が得られる。
次に、本発明による情報処理装置の実施例につ
いて、図面を参照して説明する。
いて、図面を参照して説明する。
第１図は、本発明の情報処理装置における制御
記憶部の構成をブロツク図によつて示したもの
で、図中、１０４は多数のマイクロ命令を記憶す
る制御記憶装置（制御メモリ）、１０１は制御記
憶アドレス発生回路であり、命令コード、割込み
の種類、演算結果および実行中のマイクロ命令等
をうけて、次に実行すべき制御記憶装置１０４の
アドレスを発生する。１０２は制御記憶アドレス
発生回路１０１からのアドレス出力をマシンサイ
クル毎に保持して待避するアドレスレジスタ、１
０３は保守装置からの表示指示中はアドレスレジ
スタ１０２を選択し、表示指示中以外は制御記憶
アドレス発生回路１０１のアドレス出力を選択す
るように制御された２入力のアドレスセレクタで
ある。１０５は保守装置からの表示指示中は保守
装置からのマイクロ命令データを選択し、表示指
示中以外は制御記憶装置１０４の出力を選択する
ように制御された２入力の制御記憶セレクタ、１
０６は制御記憶セレクタ１０５の出力をマシンサ
イクル毎、および表示指示の開始と終了時にセツ
トして保持し、演算回路を直接的に制御するマイ
クロ命令レジスタである。上記の構成において、
保守装置からの表示指示は、本情報処理装置が停
止状態の時に有効になり、通常動作時には、アド
レスセレクタ１０３は制御記憶アドレス発生回路
１０１の出力を選択し、また制御記憶セレクタ１
０５は制御記憶装置１０４の出力を選択してい
る。なお、ここで言う保守装置とは、保守パネ
ル、あるいは保守プロセツサのごとく、検査や保
守等の目的に対して適合するように設計された装
置である。
記憶部の構成をブロツク図によつて示したもの
で、図中、１０４は多数のマイクロ命令を記憶す
る制御記憶装置（制御メモリ）、１０１は制御記
憶アドレス発生回路であり、命令コード、割込み
の種類、演算結果および実行中のマイクロ命令等
をうけて、次に実行すべき制御記憶装置１０４の
アドレスを発生する。１０２は制御記憶アドレス
発生回路１０１からのアドレス出力をマシンサイ
クル毎に保持して待避するアドレスレジスタ、１
０３は保守装置からの表示指示中はアドレスレジ
スタ１０２を選択し、表示指示中以外は制御記憶
アドレス発生回路１０１のアドレス出力を選択す
るように制御された２入力のアドレスセレクタで
ある。１０５は保守装置からの表示指示中は保守
装置からのマイクロ命令データを選択し、表示指
示中以外は制御記憶装置１０４の出力を選択する
ように制御された２入力の制御記憶セレクタ、１
０６は制御記憶セレクタ１０５の出力をマシンサ
イクル毎、および表示指示の開始と終了時にセツ
トして保持し、演算回路を直接的に制御するマイ
クロ命令レジスタである。上記の構成において、
保守装置からの表示指示は、本情報処理装置が停
止状態の時に有効になり、通常動作時には、アド
レスセレクタ１０３は制御記憶アドレス発生回路
１０１の出力を選択し、また制御記憶セレクタ１
０５は制御記憶装置１０４の出力を選択してい
る。なお、ここで言う保守装置とは、保守パネ
ル、あるいは保守プロセツサのごとく、検査や保
守等の目的に対して適合するように設計された装
置である。
第２図は、上記のように構成された制御記憶部
の動作を示すタイミングチヤートである。このタ
イミングチヤートは、マイクロ命令をａ，ｂ，…
……，ｅ，ｆの順に実行する際、途中、マイクロ
命令ｃを実行する直前に発せられた保守装置から
のストツプ指示信号により一旦停止し、つづいて
保守装置からの表示指示信号により表示動作をし
たのち、ストツプ指示信号の解除により再び動作
を継続する様子を示している。
の動作を示すタイミングチヤートである。このタ
イミングチヤートは、マイクロ命令をａ，ｂ，…
……，ｅ，ｆの順に実行する際、途中、マイクロ
命令ｃを実行する直前に発せられた保守装置から
のストツプ指示信号により一旦停止し、つづいて
保守装置からの表示指示信号により表示動作をし
たのち、ストツプ指示信号の解除により再び動作
を継続する様子を示している。
以下に、第２図のタイミングチヤートを参照し
て制御記憶部の動作を説明する。まず、保守装置
からのストツプ指示信号がない状態において、ク
ロツクパルス（CL）の１、２、３、４のタイミ
ングでは、制御記憶アドレス発生回路１０１の出
力をアドレスセレクタ１０３を通して制御記憶装
置１０４にアドレスとして与えるから、制御記憶
装置１０４から読出されたマイクロ命令は制御記
憶セレクタ１０５を通してマイクロ命令レジスタ
１０６にセツトされ、同時に上記制御記憶アドレ
ス発生回路１０１の出力はアドレスレジスタ１０
２をセツトして待避動作をしている。４のタイミ
ングの途中に保守装置からストツプ指示信号Ｓt
がくると、４のタイミングの状態が５のタイミン
グ以降変わることなく、そのまま保持される。次
に、ｉのタイミングで保守装置から表示指示信号
Ｉcが来ると、この信号で制御記憶セレクタ１０
５を制御して、ここに保守装置からのマイクロ命
令ｘを選択させるとともに、前記表示指示信号Ｉ
cと１マシンサイクル遅らせた表示指示遅れ信号
Ｉc′のそれぞれの信号の前縁を微分することによ
つてマイクロ命令レジスタ表示用セツトパルスＳ
p1を発生させて、ｉ＋１のタイミングで保守装置
からのマイクロ命令ｘをマイクロ命令レジスタ１
０６にセツトする。同時に、アドレスセレクタ１
０３の出力はアドレスレジスタ１０２のアドレス
ｃを出力する。なお、マイクロ命令ｘは、マイク
ロ命令レジスタ１０６により制御される演算回路
の組合せ回路部を働かして、演算回路の内部状態
の表示経路を確立せしめる。
て制御記憶部の動作を説明する。まず、保守装置
からのストツプ指示信号がない状態において、ク
ロツクパルス（CL）の１、２、３、４のタイミ
ングでは、制御記憶アドレス発生回路１０１の出
力をアドレスセレクタ１０３を通して制御記憶装
置１０４にアドレスとして与えるから、制御記憶
装置１０４から読出されたマイクロ命令は制御記
憶セレクタ１０５を通してマイクロ命令レジスタ
１０６にセツトされ、同時に上記制御記憶アドレ
ス発生回路１０１の出力はアドレスレジスタ１０
２をセツトして待避動作をしている。４のタイミ
ングの途中に保守装置からストツプ指示信号Ｓt
がくると、４のタイミングの状態が５のタイミン
グ以降変わることなく、そのまま保持される。次
に、ｉのタイミングで保守装置から表示指示信号
Ｉcが来ると、この信号で制御記憶セレクタ１０
５を制御して、ここに保守装置からのマイクロ命
令ｘを選択させるとともに、前記表示指示信号Ｉ
cと１マシンサイクル遅らせた表示指示遅れ信号
Ｉc′のそれぞれの信号の前縁を微分することによ
つてマイクロ命令レジスタ表示用セツトパルスＳ
p1を発生させて、ｉ＋１のタイミングで保守装置
からのマイクロ命令ｘをマイクロ命令レジスタ１
０６にセツトする。同時に、アドレスセレクタ１
０３の出力はアドレスレジスタ１０２のアドレス
ｃを出力する。なお、マイクロ命令ｘは、マイク
ロ命令レジスタ１０６により制御される演算回路
の組合せ回路部を働かして、演算回路の内部状態
の表示経路を確立せしめる。
次に、ｍのタイミングで保守装置からのマイク
ロ命令ｘが切られると、制御記憶セレクタ１０５
は、既に選択されているアドレスレジスタ１０３
の内容ｃによつて制御記憶装置１０４から読出さ
れている制御記憶出力ｃを選択するとともに、引
き続いて表示指示信号Ｉcが解除され、この指示
信号Ｉcと表示指示遅れ信号Ｉc′とによつてつく
られたマイクロ命令レジスタ表示用セツトパルス
Ｓp2の存在するｍ＋１のタイミングにおいて、マ
イクロ命令レジスタ１０６は制御記憶セレクタ１
０５によつて選択されている制御記憶出力ｃをセ
ツトする。同時に、アドレスレジスタ１０３のア
ドレスはｄに変わり、制御記憶装置１０４の出力
はｄになる。なお、このとき発生するマイクロ命
令レジスタ表示用セツトパルスＳp2は表示指示信
号Ｉcおよび表示指示遅れ信号Ｉc′の後縁をそれ
ぞれ微分することによつて得られる。
ロ命令ｘが切られると、制御記憶セレクタ１０５
は、既に選択されているアドレスレジスタ１０３
の内容ｃによつて制御記憶装置１０４から読出さ
れている制御記憶出力ｃを選択するとともに、引
き続いて表示指示信号Ｉcが解除され、この指示
信号Ｉcと表示指示遅れ信号Ｉc′とによつてつく
られたマイクロ命令レジスタ表示用セツトパルス
Ｓp2の存在するｍ＋１のタイミングにおいて、マ
イクロ命令レジスタ１０６は制御記憶セレクタ１
０５によつて選択されている制御記憶出力ｃをセ
ツトする。同時に、アドレスレジスタ１０３のア
ドレスはｄに変わり、制御記憶装置１０４の出力
はｄになる。なお、このとき発生するマイクロ命
令レジスタ表示用セツトパルスＳp2は表示指示信
号Ｉcおよび表示指示遅れ信号Ｉc′の後縁をそれ
ぞれ微分することによつて得られる。
表示動作が完了したｍ＋１のタイミングの状態
は、前にストツプ指示を受けたときの４の状態に
等しくなつており、これによつて表示動作前の状
態に復元されたことを示している。次に、ｎのタ
イミングで、保守装置からのストツプ指示信号Ｓ
tが解除されると、前記１、２、３、４のタイミ
ングにおけると同じ動作によつて、ｎ、ｎ＋１、
ｎ＋２のタイミングで制御記憶装置１０４のマイ
クロ命令が順次マイクロ命令レジスタ１０６にセ
ツトされる。
は、前にストツプ指示を受けたときの４の状態に
等しくなつており、これによつて表示動作前の状
態に復元されたことを示している。次に、ｎのタ
イミングで、保守装置からのストツプ指示信号Ｓ
tが解除されると、前記１、２、３、４のタイミ
ングにおけると同じ動作によつて、ｎ、ｎ＋１、
ｎ＋２のタイミングで制御記憶装置１０４のマイ
クロ命令が順次マイクロ命令レジスタ１０６にセ
ツトされる。
以上の説明により明らかなように、本発明によ
れば、制御記憶アドレスの退避レジスタを設け、
保守装置からのマイクロ命令のセツトおよび復元
を行なわせるように構成することにより、簡単な
回路構成で、演算回路の内部状態を表示すること
が可能になるから、それによつて保守上および経
済面において得られる効果は大きい。
れば、制御記憶アドレスの退避レジスタを設け、
保守装置からのマイクロ命令のセツトおよび復元
を行なわせるように構成することにより、簡単な
回路構成で、演算回路の内部状態を表示すること
が可能になるから、それによつて保守上および経
済面において得られる効果は大きい。
第１図は本発明の情報処理装置に適用される制
御記憶部の構成を示すブロツク図、第２図は、第
１図における制御記憶部の動作を説明するタイミ
ングチヤートである。 図において、１０１は制御記憶アドレス発生回
路、１０２はアドレスレジスタ、１０３はアドレ
スセレクタ、１０４は制御記憶装置、１０５は制
御記憶セレクタ、１０６はマイクロ命令レジスタ
である。
御記憶部の構成を示すブロツク図、第２図は、第
１図における制御記憶部の動作を説明するタイミ
ングチヤートである。 図において、１０１は制御記憶アドレス発生回
路、１０２はアドレスレジスタ、１０３はアドレ
スセレクタ、１０４は制御記憶装置、１０５は制
御記憶セレクタ、１０６はマイクロ命令レジスタ
である。
Claims (1)
- １ 制御メモリと、該制御メモリから読出された
マイクロ命令を保持するマイクロ命令レジスタと
を有し、前記マイクロ命令により表示経路を確立
して演算回路の内部状態を保守装置に表示せしめ
る情報処理装置において、マシンサイクル毎に前
記制御メモリの読出しアドレスを退避するアドレ
スレジスタと、該アドレスレジスタの出力により
前記制御メモリを読出す手段と、前記保守装置か
らのマイクロ命令を前記マイクロ命令レジスタに
設定する手段とを備え、前記保守装置への表示動
作開始時には、前記保守装置からのマイクロ命令
を前記マイクロ命令レジスタに設定し、表示動作
完了時には、前記アドレスレジスタの出力により
前記制御メモリを読出し、前記マイクロ命令レジ
スタの内容を表示動作前の状態に復元するように
したことを特徴とする情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12998178A JPS5557963A (en) | 1978-10-24 | 1978-10-24 | Information processor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12998178A JPS5557963A (en) | 1978-10-24 | 1978-10-24 | Information processor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5557963A JPS5557963A (en) | 1980-04-30 |
| JPS6213698B2 true JPS6213698B2 (ja) | 1987-03-28 |
Family
ID=15023202
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12998178A Granted JPS5557963A (en) | 1978-10-24 | 1978-10-24 | Information processor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5557963A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5383543A (en) * | 1976-12-28 | 1978-07-24 | Yokogawa Hokushin Electric Corp | Microprogram control unit |
-
1978
- 1978-10-24 JP JP12998178A patent/JPS5557963A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5383543A (en) * | 1976-12-28 | 1978-07-24 | Yokogawa Hokushin Electric Corp | Microprogram control unit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5557963A (en) | 1980-04-30 |
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