JPS6158397A - 時分割通話路制御装置 - Google Patents
時分割通話路制御装置Info
- Publication number
- JPS6158397A JPS6158397A JP18009084A JP18009084A JPS6158397A JP S6158397 A JPS6158397 A JP S6158397A JP 18009084 A JP18009084 A JP 18009084A JP 18009084 A JP18009084 A JP 18009084A JP S6158397 A JPS6158397 A JP S6158397A
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- JP
- Japan
- Prior art keywords
- time
- control circuit
- division
- time division
- line
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04Q—SELECTING
- H04Q11/00—Selecting arrangements for multiplex systems
- H04Q11/04—Selecting arrangements for multiplex systems for time-division multiplexing
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の属する技術分野
本発明は１時分割通話路の接続制御を行なう時分割通話
路制御装置に関する。
路制御装置に関する。
従来技術
第２図は、従来の時分割通話路制御装置の一例 、を示
すブロック図である。すなわち、複数の時分割スイッチ
１３０〜１３ｎは、それぞれ回線制御回路１２０〜１２
ｎを介して通信回線１１０〜１１ｎを収容し、各、＋ｌ
Ｔｌ４ｔ ＤｉｊａｌｌＯ−１１２１ニハソレソｈ端末
ＴＯ〜Ｔｎが収容されている。そして、前記時分割スイ
ッチ１３０〜１３ｎは一時記憶回路を内蔵しており、タ
イミング発生回路１４から読出し書込み用のクロック信
号が分配される。そして、共通制御回路１７の制す１に
よって、それぞれの内蔵する一時記憶回路に書込んだ情
報を任意のタイムスロットで送出することにより、複数
の端末相互ｒｌＪＩに１時分割通話路を形成する。
すブロック図である。すなわち、複数の時分割スイッチ
１３０〜１３ｎは、それぞれ回線制御回路１２０〜１２
ｎを介して通信回線１１０〜１１ｎを収容し、各、＋ｌ
Ｔｌ４ｔ ＤｉｊａｌｌＯ−１１２１ニハソレソｈ端末
ＴＯ〜Ｔｎが収容されている。そして、前記時分割スイ
ッチ１３０〜１３ｎは一時記憶回路を内蔵しており、タ
イミング発生回路１４から読出し書込み用のクロック信
号が分配される。そして、共通制御回路１７の制す１に
よって、それぞれの内蔵する一時記憶回路に書込んだ情
報を任意のタイムスロットで送出することにより、複数
の端末相互ｒｌＪＩに１時分割通話路を形成する。
従って、上述の従来の時分割通話路制御装置は、共通制
御回路１７またはタイミング発生回路１４が障害になる
と、複数の時分割スイッチ１３０〜１３ｎに収容された
回線制御回路１２０〜１２ｎがすべて使用できなくなる
という欠点がある。
御回路１７またはタイミング発生回路１４が障害になる
と、複数の時分割スイッチ１３０〜１３ｎに収容された
回線制御回路１２０〜１２ｎがすべて使用できなくなる
という欠点がある。
発明の目的
本発明の目的は、上述の従来の欠点を解決し。
複数の時分割スイッチを複数の周辺制御回路によって分
散制御することにより、信頼性の高い時分割通話路制御
装置を提供することにある。
散制御することにより、信頼性の高い時分割通話路制御
装置を提供することにある。
発明の構成
本発明の時分割通話路制御装置は、一時記憶回路を内蔵
する時分割スイッチを複数個備えて、該複数個の時分割
スイッチ間を任意のタイムスロットで接続することによ
って各時分割スイッチにそれぞれ収容された任意の回線
の任意の端末間の通話路を時分割により構成する時分割
通話路制御装置において、前記複数個の時分割スイッチ
のそれぞれに対応して読出し書込み制御を行なう複数個
の周辺制御回路と、前記時分割スイッチのそれぞれに読
出し書込み用のクロック信号を分配する複数のタイミン
グ発生回路と、前記複数の周辺制御回路の監視および制
御を行なう主制御回路とを備えて、前記複数の時分割ス
イッチを信号線によって接続し、前記複数の周辺制御回
路がそれぞれ対応する前記時分割スイッチの読出し書込
みを制御することを才、￥徴とする。
する時分割スイッチを複数個備えて、該複数個の時分割
スイッチ間を任意のタイムスロットで接続することによ
って各時分割スイッチにそれぞれ収容された任意の回線
の任意の端末間の通話路を時分割により構成する時分割
通話路制御装置において、前記複数個の時分割スイッチ
のそれぞれに対応して読出し書込み制御を行なう複数個
の周辺制御回路と、前記時分割スイッチのそれぞれに読
出し書込み用のクロック信号を分配する複数のタイミン
グ発生回路と、前記複数の周辺制御回路の監視および制
御を行なう主制御回路とを備えて、前記複数の時分割ス
イッチを信号線によって接続し、前記複数の周辺制御回
路がそれぞれ対応する前記時分割スイッチの読出し書込
みを制御することを才、￥徴とする。
発明の実施例
次に、本発明について１図面を参照して詳細に説明する
。
。
第１図は、本発明の一実施例を示すブロック図である。
すなわち、複数個の時分割スイッチ１３０〜１３ｎのそ
れぞれに対応して読出し書込み制御を行なう複数個の周
辺制御回路１５０〜１５ｎと、時分割スイッチ１３０〜
１３ｎのそれぞれに読出し書込み用のクロック信号を分
配する複数のタイミング発生回路１４０〜１４ｎと、デ
ータバスを介して複数の周辺制御回路１５０〜１５ｎの
監視および制御を行なう主制御回路１６と、通信回線１
１０〜ｌｌｎと時分割スイッチ１３０〜１３ｎとの間に
介装され時分側多重変換機能を有する回線制御回路１２
０〜１２ｎとから構成される。上記複数のタイミング発
生回路１４０〜１４ｎは、信号線２１によって接続され
、相互同期がとられている０回線制御回路１２０〜１２
ｎは、それぞれ信号線１８０〜１９ｆｌによって時分割
スイッチ１３０〜１３ｎと対応接続されており、また、
＃１数の時分割スイッチ１３０〜１３ｎの入力側は、信
号線２０によってハイウェイ単位に全複式接続されてい
る。
れぞれに対応して読出し書込み制御を行なう複数個の周
辺制御回路１５０〜１５ｎと、時分割スイッチ１３０〜
１３ｎのそれぞれに読出し書込み用のクロック信号を分
配する複数のタイミング発生回路１４０〜１４ｎと、デ
ータバスを介して複数の周辺制御回路１５０〜１５ｎの
監視および制御を行なう主制御回路１６と、通信回線１
１０〜ｌｌｎと時分割スイッチ１３０〜１３ｎとの間に
介装され時分側多重変換機能を有する回線制御回路１２
０〜１２ｎとから構成される。上記複数のタイミング発
生回路１４０〜１４ｎは、信号線２１によって接続され
、相互同期がとられている０回線制御回路１２０〜１２
ｎは、それぞれ信号線１８０〜１９ｆｌによって時分割
スイッチ１３０〜１３ｎと対応接続されており、また、
＃１数の時分割スイッチ１３０〜１３ｎの入力側は、信
号線２０によってハイウェイ単位に全複式接続されてい
る。
次に、本実施例の動作について説明する。今、例えば、
通信回線１１Ｇに収容されている端末ＴＯが接続要求信
号を送出すると、該接続要求信号は回線制御回路１２Ｇ
から制御！１１８０を通して周辺制御回路１５０に伝達
される０周辺制御回路１５０は、データバスを介して主
制御回路１６に該接続要求信号を伝達する。主制御回路
１Ｂは、上記接続要求に対する接続許可信号をデータバ
スを介して周辺制御回路１５０に返送し、周辺制御回路
１５０は、制御線１８０を通して回線制御回路１２０に
返送する０回線制御回路１２０は、通信回線１１０を通
して端末ＴＯに上記接続許可信号を返送する。端末ＴＯ
は、接続許可信号を確認した後、接続宛先情報を通信回
線１１０を通して回線３Ｉ御回路１２０に送出する０回
線制御回路１２０は上記接続宛先情報を制御線１８０を
通して周辺制御回路１５０に伝達し、周辺制御回路１５
０は、データバスを介して主制御回路１６に上記接続宛
先情報を伝達する。
通信回線１１Ｇに収容されている端末ＴＯが接続要求信
号を送出すると、該接続要求信号は回線制御回路１２Ｇ
から制御！１１８０を通して周辺制御回路１５０に伝達
される０周辺制御回路１５０は、データバスを介して主
制御回路１６に該接続要求信号を伝達する。主制御回路
１Ｂは、上記接続要求に対する接続許可信号をデータバ
スを介して周辺制御回路１５０に返送し、周辺制御回路
１５０は、制御線１８０を通して回線制御回路１２０に
返送する０回線制御回路１２０は、通信回線１１０を通
して端末ＴＯに上記接続許可信号を返送する。端末ＴＯ
は、接続許可信号を確認した後、接続宛先情報を通信回
線１１０を通して回線３Ｉ御回路１２０に送出する０回
線制御回路１２０は上記接続宛先情報を制御線１８０を
通して周辺制御回路１５０に伝達し、周辺制御回路１５
０は、データバスを介して主制御回路１６に上記接続宛
先情報を伝達する。
主制御回路１Ｂは、周辺制御回路１５０から受信した接
続要求信号および接続宛先情報を分析し１例えば端末Ｔ
ＯとＴｎを接続するために必要な制御情報を周辺制御回
路１５０および１５ｎに供給する。
続要求信号および接続宛先情報を分析し１例えば端末Ｔ
ＯとＴｎを接続するために必要な制御情報を周辺制御回
路１５０および１５ｎに供給する。
周辺制御回路１５０は、回線制御回路１２０ と時分割
スイッチ１３０ とタイミング発生回路１４０に対して
、端末ＴＯと時分割スイッチ１３０間の通話路を形成す
るために必要な情報を制御線１８０を通して供給する。
スイッチ１３０ とタイミング発生回路１４０に対して
、端末ＴＯと時分割スイッチ１３０間の通話路を形成す
るために必要な情報を制御線１８０を通して供給する。
一方周辺制御回路１５ｎは、回線制御回路１２ｍと時分
割スイッチ１３ｎとタイミング発生回路１４ｎに対して
、端末Ｔｎと時分割スィッチ１３ｎ間の通話路を形成す
るために必要な情報を制御線１８ｎを通して供給すると
共に、主制御回路１Ｂが受信した接続宛先情報によって
指定された時分割スイッチ１３ｎの内蔵する一時記憶回
路の出力ゲートを開くことによって、時分割スイッチ１
３０ と１３ｎ間の通話路が信号線２０を通じて形成さ
れる。すなわち、端末ＴＯとＴｎ間が接続される０時分
割スイッチ１３０ 、１３ｎの動作用のクロック信号
は、それぞれタイミング発生回路１４０ 、１４ｎから
供給される。
割スイッチ１３ｎとタイミング発生回路１４ｎに対して
、端末Ｔｎと時分割スィッチ１３ｎ間の通話路を形成す
るために必要な情報を制御線１８ｎを通して供給すると
共に、主制御回路１Ｂが受信した接続宛先情報によって
指定された時分割スイッチ１３ｎの内蔵する一時記憶回
路の出力ゲートを開くことによって、時分割スイッチ１
３０ と１３ｎ間の通話路が信号線２０を通じて形成さ
れる。すなわち、端末ＴＯとＴｎ間が接続される０時分
割スイッチ１３０ 、１３ｎの動作用のクロック信号
は、それぞれタイミング発生回路１４０ 、１４ｎから
供給される。
本実施例においては、例えば、周辺制御回路＋５０が障
害を発生したときは、端末ＴＯと他の端末との通話路を
形成することはできないが、通信回線１１０以外の通信
回線１１１〜ｌｌｎに収容された端末Ｔ１〜Ｔｎ間の接
続は可能である。タイミング発生回路１４０が障害を発
生したときも同様である。すなわち、複数の時分割スイ
ッチ１３０〜１３ｎを複数の周辺制御回路１５０〜１５
ｎによって分散ル制御し、かつ複数のタイミング発生回
路１４０〜１４ｎからそれぞれ分散してクロック信号を
供給することにより、いずれか１つの周辺制御回路また
はタイミング発生回路が障害を発生しても、他の回線に
収容された端末間の接続は行なうことができるという効
果がある。従来のように、共通制御回路またはタイミン
グ発生回路の障害によって全回線の接続が不能となると
いう重大事態は回避される。
害を発生したときは、端末ＴＯと他の端末との通話路を
形成することはできないが、通信回線１１０以外の通信
回線１１１〜ｌｌｎに収容された端末Ｔ１〜Ｔｎ間の接
続は可能である。タイミング発生回路１４０が障害を発
生したときも同様である。すなわち、複数の時分割スイ
ッチ１３０〜１３ｎを複数の周辺制御回路１５０〜１５
ｎによって分散ル制御し、かつ複数のタイミング発生回
路１４０〜１４ｎからそれぞれ分散してクロック信号を
供給することにより、いずれか１つの周辺制御回路また
はタイミング発生回路が障害を発生しても、他の回線に
収容された端末間の接続は行なうことができるという効
果がある。従来のように、共通制御回路またはタイミン
グ発生回路の障害によって全回線の接続が不能となると
いう重大事態は回避される。
発明の効果
以上のように、本発明においては、複数の時分割スイッ
チのそれぞれに対して、読出し書込みを制御する周辺制
御回路を個別に対応させ、かつそれぞれに対応してタイ
ミング発生回路を備えた構成としたから、一部の周辺制
御回路またはタイミング発生回路の障害によって影響さ
れる範囲が限定され、他の回線に収容された端末間の接
続が保証され、サービス性および信頼性を向上させるこ
とができるという効果がある。
チのそれぞれに対して、読出し書込みを制御する周辺制
御回路を個別に対応させ、かつそれぞれに対応してタイ
ミング発生回路を備えた構成としたから、一部の周辺制
御回路またはタイミング発生回路の障害によって影響さ
れる範囲が限定され、他の回線に収容された端末間の接
続が保証され、サービス性および信頼性を向上させるこ
とができるという効果がある。
第１図は本発明の一実施例を示すブロック図、第２図は
従来の時分割通話路制御装置の一例を示すブロック図で
ある。 図において、１１０〜ｌｌｎ ：通信回線、１２０〜１
２ｎ：回線制御回路、 １３０−１３ｎ：時分割スイッ
チ、１４ 、１４０〜１４ｎ：タイミング発生回路、１
５０ ”１５ｎ：周辺制御回路、１６：主制御回路、１
７：共通制御回路、１８０〜１８ｎ：制御線、１９０〜
ｌ’ｉｎ、２０ 、２１ ：信号線ＴＯ〜Ｔｎ：端末。
従来の時分割通話路制御装置の一例を示すブロック図で
ある。 図において、１１０〜ｌｌｎ ：通信回線、１２０〜１
２ｎ：回線制御回路、 １３０−１３ｎ：時分割スイッ
チ、１４ 、１４０〜１４ｎ：タイミング発生回路、１
５０ ”１５ｎ：周辺制御回路、１６：主制御回路、１
７：共通制御回路、１８０〜１８ｎ：制御線、１９０〜
ｌ’ｉｎ、２０ 、２１ ：信号線ＴＯ〜Ｔｎ：端末。
Claims (1)
- 一時記憶回路を内蔵する時分割スイッチを複数個備えて
、該複数個の時分割スイッチ間を任意のタイムスロット
で接続することによって各時分割スイッチにそれぞれ収
容された任意の回線の任意の端末間の通話路を時分割に
より構成する時分割通話路制御装置において、前記複数
個の時分割スイッチのそれぞれに対応して読出し書込み
制御を行なう複数個の周辺制御回路と、前記時分割スイ
ッチのそれぞれに読出し書込み用のクロック信号を分配
する複数のタイミング発生回路と、前記複数の周辺制御
回路の監視および制御を行なう主制御回路とを備えて、
前記複数の時分割スイッチを信号線によって接続し、前
記複数の周辺制御回路がそれぞれ対応する前記時分割ス
イッチの読出し書込みを制御することを特徴とする時分
割通話路制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18009084A JPS6158397A (ja) | 1984-08-29 | 1984-08-29 | 時分割通話路制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18009084A JPS6158397A (ja) | 1984-08-29 | 1984-08-29 | 時分割通話路制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6158397A true JPS6158397A (ja) | 1986-03-25 |
Family
ID=16077266
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18009084A Pending JPS6158397A (ja) | 1984-08-29 | 1984-08-29 | 時分割通話路制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6158397A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6470011B1 (en) | 1997-07-08 | 2002-10-22 | Nec Corporation | Time division multiplex highway switch control system and control method of T-S-T three-stage switches in electronic switching system |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5537081A (en) * | 1978-09-08 | 1980-03-14 | Fujitsu Ltd | Exchange control system |
-
1984
- 1984-08-29 JP JP18009084A patent/JPS6158397A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5537081A (en) * | 1978-09-08 | 1980-03-14 | Fujitsu Ltd | Exchange control system |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6470011B1 (en) | 1997-07-08 | 2002-10-22 | Nec Corporation | Time division multiplex highway switch control system and control method of T-S-T three-stage switches in electronic switching system |
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