JPS6154670A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS6154670A JPS6154670A JP59175860A JP17586084A JPS6154670A JP S6154670 A JPS6154670 A JP S6154670A JP 59175860 A JP59175860 A JP 59175860A JP 17586084 A JP17586084 A JP 17586084A JP S6154670 A JPS6154670 A JP S6154670A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0605—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits made of compound material, e.g. AIIIBV
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕“
本発明は、複数のヘテロ界面に生成される２次元電子ガ
ス（以下２ＤＥＣとする）層間で電子の遺り取りを行わ
せる形式の半導体記憶装置に関する。
ス（以下２ＤＥＣとする）層間で電子の遺り取りを行わ
せる形式の半導体記憶装置に関する。
従来、多くの形式の半導体記憶装置が知られている。
例えば、ＭＩＳ （ｍｅｔａｌ ｏｘｉｄｅ ｓｅ
ｍｉｃｏｎｄｕｃｔｏｒ）電界効果型トランジスタにフ
ローティング・ゲートを組み合わせた不揮発性ＭＩＳメ
モリや０ＭＯ３（ｃ ｏｍｐ １ ｅｍｅｎｔａｒｙ
ｍｅｔａｌ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃ
ｔｏｒ）を用いたダイナミックＲＡＭ（ｄｙｎａｍｉｃ
ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）
或いはスタティックＲＡＭ（ｓｔａｔｉｃ ｒａｎｄ
ｏｍ ａｃｃｅｓｓｍ ｅ ｍ ｏ ｒ ｙ ）等が
知られている。
ｍｉｃｏｎｄｕｃｔｏｒ）電界効果型トランジスタにフ
ローティング・ゲートを組み合わせた不揮発性ＭＩＳメ
モリや０ＭＯ３（ｃ ｏｍｐ １ ｅｍｅｎｔａｒｙ
ｍｅｔａｌ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃ
ｔｏｒ）を用いたダイナミックＲＡＭ（ｄｙｎａｍｉｃ
ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）
或いはスタティックＲＡＭ（ｓｔａｔｉｃ ｒａｎｄ
ｏｍ ａｃｃｅｓｓｍ ｅ ｍ ｏ ｒ ｙ ）等が
知られている。
然しなから、前記不揮発性ＭＩＳメモリは書き込みに高
電圧或いは長時間を必要とし、また、ダイナミックＲＡ
Ｍ或いはスタティックＲＡＭは多数の素子を必要とする
等、種々の欠点があり、しかも、総体的に言えることは
、未だスピードに関しては満足すべき状態にはないこと
である。
電圧或いは長時間を必要とし、また、ダイナミックＲＡ
Ｍ或いはスタティックＲＡＭは多数の素子を必要とする
等、種々の欠点があり、しかも、総体的に言えることは
、未だスピードに関しては満足すべき状態にはないこと
である。
そこで、このような従来の半導体記憶装置の欠点を解消
する為、新たな半導体記憶装置が提供された。
する為、新たな半導体記憶装置が提供された。
第３図は改良された半導体記憶装置の要部切断側面図を
表している。
表している。
図に於いて、１は半絶縁性ＧａＡｓ基板、２は半導体チ
ャネル層であるノン・ドープＧａＡｓ半導体層、３は電
子供給層であるｎ型ＡＩＶ、ＧａＡｓバリヤ層、４は半
導体チャネル層であるノン・ドープＧａＡｓ半導体層、
５はノン・ドープＡ７！ＧａＡｓ半導体層、６及び７は
合金化コンタク）ｆＪ域、８及び９はｎ＋型ＧａＡｓコ
ンタクト層、１０及び１１は第１の２ＤＥＧ層及び第２
の２ＤＥＧ層、Ｇはゲート電極、Ｓｌ及びＳ２はソース
電極、ＤＩ及びＤ２はドレイン電極をそれぞれ示してい
る。
ャネル層であるノン・ドープＧａＡｓ半導体層、３は電
子供給層であるｎ型ＡＩＶ、ＧａＡｓバリヤ層、４は半
導体チャネル層であるノン・ドープＧａＡｓ半導体層、
５はノン・ドープＡ７！ＧａＡｓ半導体層、６及び７は
合金化コンタク）ｆＪ域、８及び９はｎ＋型ＧａＡｓコ
ンタクト層、１０及び１１は第１の２ＤＥＧ層及び第２
の２ＤＥＧ層、Ｇはゲート電極、Ｓｌ及びＳ２はソース
電極、ＤＩ及びＤ２はドレイン電極をそれぞれ示してい
る。
第４図は第３図に関して説明した半導体記憶装置に於け
るエネルギ・バンド・ダイヤグラムの一部を表し、ｎ型
７１／！ＧａＡｓバリヤ層３を介して第１の２０ＥＧＮ
１０及び第２の２ＤＥＧ７ｉｆｌ１間で電子の遺り取り
をする状態を示している。
るエネルギ・バンド・ダイヤグラムの一部を表し、ｎ型
７１／！ＧａＡｓバリヤ層３を介して第１の２０ＥＧＮ
１０及び第２の２ＤＥＧ７ｉｆｌ１間で電子の遺り取り
をする状態を示している。
この改良された半導体記憶装置の動作は、既存の半導体
記憶装置に於けるそれからは類推することが困難である
為、次に若干詳細に説明しておくことにする。
記憶装置に於けるそれからは類推することが困難である
為、次に若干詳細に説明しておくことにする。
第５図は前記改良された半導体記憶装置の無バイアス状
態に於けるゲート電極下のエネルギ・バンド・ダイヤグ
ラムであり、これば、第３図に関して説明した半導体記
憶装置に比較すると実際に用いられる構造に即している
為、構造がより具体的になっている。
態に於けるゲート電極下のエネルギ・バンド・ダイヤグ
ラムであり、これば、第３図に関して説明した半導体記
憶装置に比較すると実際に用いられる構造に即している
為、構造がより具体的になっている。
図に於いて、２１はＡ７！のゲート電極、２２はノン・
ドープのＡＲｏ、３ Ｇａｏ、ｔ Ａｓ半導体層、２３
はノン・ドープＧａＡｓ半導体層、２４はノン・ドープ
Ａｌ１０．３ Ｇａｏ、、 Ａｓ半導体層、２５はｎ型
Ａｌｏ、３Ｇａｏ、７ Ａｓ半導体層、２６はノン・ド
ープＡｌｌ０．３０ａｏ、７ Ａｓ半導体層、２７はｎ
型Ａｌ１ｏ、３Ｇａｏ、７ Ａｓ半導体層、２８はノン
・ドープＡ１ｏ、＋ ｃａｏ、ｆｆ Ａｓ半導体層、２
９はノン・ドープＧａＡｓ半導体層、３０は第２の２Ｄ
ＥＧ層（第３図では第２の２ＤＥＧ層１１に相当） 、
ＥＦはフェルミ・レベルをそれぞれ示している。
ドープのＡＲｏ、３ Ｇａｏ、ｔ Ａｓ半導体層、２３
はノン・ドープＧａＡｓ半導体層、２４はノン・ドープ
Ａｌ１０．３ Ｇａｏ、、 Ａｓ半導体層、２５はｎ型
Ａｌｏ、３Ｇａｏ、７ Ａｓ半導体層、２６はノン・ド
ープＡｌｌ０．３０ａｏ、７ Ａｓ半導体層、２７はｎ
型Ａｌ１ｏ、３Ｇａｏ、７ Ａｓ半導体層、２８はノン
・ドープＡ１ｏ、＋ ｃａｏ、ｆｆ Ａｓ半導体層、２
９はノン・ドープＧａＡｓ半導体層、３０は第２の２Ｄ
ＥＧ層（第３図では第２の２ＤＥＧ層１１に相当） 、
ＥＦはフェルミ・レベルをそれぞれ示している。
前記各半導体層の厚さを例示すると次の通りである。
２２：〜５００ （人〕程度
２３：〜１００〔人〕程度
２４：〜６０ 〔人〕程度
２５：１００（人〕
２６：２００（人〕
２７：６０ 〔人〕
２８：６０Ｃ人〕
２９：６０００ （人〕
第５図のエネルギ・バンド・ダイヤグラムに於いて、第
３図に見られるｎ型Ａ７！ＧａＡｓバリヤ層３に相当し
ているバリヤ部分は、ノン・ドープであるＡ ７！６．
３Ｇ ａ ６．Ｉ Ａ Ｓ半導体層２４と、ｎ型Ａ Ｉ
Ｉ ｏ、ｚ Ｇ ａ Ｏ，？ Ａ Ｓ半導体層２５と、
ノン・ドープであるＡ４０．＋ Ｇａｏ、ｑ Ａｓ半導
体層２６と、ｎ型Ａ］ｏ、ａ Ｇａｏ、７ Ａｓ半導体
層２７と、ノン・ドープであるＡｌ。、、Ｇａ０．７Ａ
ｓ半導体層２８で構成されている。
３図に見られるｎ型Ａ７！ＧａＡｓバリヤ層３に相当し
ているバリヤ部分は、ノン・ドープであるＡ ７！６．
３Ｇ ａ ６．Ｉ Ａ Ｓ半導体層２４と、ｎ型Ａ Ｉ
Ｉ ｏ、ｚ Ｇ ａ Ｏ，？ Ａ Ｓ半導体層２５と、
ノン・ドープであるＡ４０．＋ Ｇａｏ、ｑ Ａｓ半導
体層２６と、ｎ型Ａ］ｏ、ａ Ｇａｏ、７ Ａｓ半導体
層２７と、ノン・ドープであるＡｌ。、、Ｇａ０．７Ａ
ｓ半導体層２８で構成されている。
第５図に於いては、半導体記憶装置が無バイアス状態に
あり、第１の２ＤＥＧ層が形成されず、従って、第３図
に示されている上側のチャネルは不導通状態、即ち、オ
フになっている状態を例示している。
あり、第１の２ＤＥＧ層が形成されず、従って、第３図
に示されている上側のチャネルは不導通状態、即ち、オ
フになっている状態を例示している。
第６図は書き込みを行う場合を説明する為のバリヤ部分
近傍に於けるエネルギ・バンド・ダイヤグラムであり、
第５図に関して説明した部分と同部分は同記号で指示し
である。
近傍に於けるエネルギ・バンド・ダイヤグラムであり、
第５図に関して説明した部分と同部分は同記号で指示し
である。
図に於いて、３１は第１の２ＤＥＧ層、３２はバリヤ部
分を示している。
分を示している。
さて、書き込みは、図に見られるように、ゲート電極２
１に（＋）電圧を印加すると共に第２の２ＤＥＧ層３０
にコンタクトしているソース電極及びドレイン電極（第
３図に於けるソース電極Ｓ２及びドレイン電極Ｄ２に相
当）間に電場を加えることに依って達成される。
１に（＋）電圧を印加すると共に第２の２ＤＥＧ層３０
にコンタクトしているソース電極及びドレイン電極（第
３図に於けるソース電極Ｓ２及びドレイン電極Ｄ２に相
当）間に電場を加えることに依って達成される。
即ち、前記ソース電極及びドレイン電極間の電場に依っ
て第２の２ＤＥＧ層３０に於ける一部の電子はホット化
され、ＡｌＧａＡｓのポテンシャル・バリヤである〜０
．３ （ｅＶ）を越す運動工ネルギを獲得するが、その
電子はゲート電極２１に依る電場に引かれてゲート電極
２１に近い側である上側のチャネルに落ち、そこで第１
の２ＤＥＧ層３１を形成するものであり、これで書き込
みが行われたことになるのである。
て第２の２ＤＥＧ層３０に於ける一部の電子はホット化
され、ＡｌＧａＡｓのポテンシャル・バリヤである〜０
．３ （ｅＶ）を越す運動工ネルギを獲得するが、その
電子はゲート電極２１に依る電場に引かれてゲート電極
２１に近い側である上側のチャネルに落ち、そこで第１
の２ＤＥＧ層３１を形成するものであり、これで書き込
みが行われたことになるのである。
第７図は記憶状態を説明する為のバリヤ部分近傍に於け
るエネルギ・バンド・ダイヤグラムであり、第５図及び
第６図に関して説明した部分と同部分は同記号で指示し
である。
るエネルギ・バンド・ダイヤグラムであり、第５図及び
第６図に関して説明した部分と同部分は同記号で指示し
である。
図に於いて、ＥＦＧはゲートに於けるフェルミ・レベル
、ＥＦｌは第１の２ＤＥＧ層３１に於けるフェルミ・レ
ベル、ＥＦ２は第２の２ＤＥＧ層３０に於けるフェルミ
・レベルをそれぞれ示している。
、ＥＦｌは第１の２ＤＥＧ層３１に於けるフェルミ・レ
ベル、ＥＦ２は第２の２ＤＥＧ層３０に於けるフェルミ
・レベルをそれぞれ示している。
尚、Ｅ、２＝Ｅ、Ｇである。
記憶状態では、書き込み時に印加されたバイアス電極は
全て除去され、蓄積された電荷の影響に依って上側のチ
ャネル、従って、第１の２ ＤＥＧ層３１に於ける電位
が低下、即ち、フェルミ・レベルＥｐ＋が上昇している
。
全て除去され、蓄積された電荷の影響に依って上側のチ
ャネル、従って、第１の２ ＤＥＧ層３１に於ける電位
が低下、即ち、フェルミ・レベルＥｐ＋が上昇している
。
この状態では、第１の２ＤＥＧ層３１の存在に依り、そ
れにコンタクトしているソース電極及びドレイン電極（
第３図に於けるソース電極Ｓ１及びドレイン電極Ｄ１に
相当）間に渾通がある。
れにコンタクトしているソース電極及びドレイン電極（
第３図に於けるソース電極Ｓ１及びドレイン電極Ｄ１に
相当）間に渾通がある。
従って、この半導体記憶装置について読み出しを行うに
は、 ■ ソース電極Ｓ１及びドレイン電極Ｄ１に相当するソ
ース電極及びドレイン電極をソース電極Ｓ２及びドレイ
ン電極Ｄ２に相当するソース電極及びドレイン電極とゲ
ート電極２１とから分離しておき、ソース電極Ｓ１及び
ドレイン電極Ｄ１に相当するソース電極及びドレイン電
極間のＷ通を検出する。
は、 ■ ソース電極Ｓ１及びドレイン電極Ｄ１に相当するソ
ース電極及びドレイン電極をソース電極Ｓ２及びドレイ
ン電極Ｄ２に相当するソース電極及びドレイン電極とゲ
ート電極２１とから分離しておき、ソース電極Ｓ１及び
ドレイン電極Ｄ１に相当するソース電極及びドレイン電
極間のＷ通を検出する。
■ ソース電極Ｓ１及びＳ２に相当する各ソース電極の
間に於ける電位差を検出する。
間に於ける電位差を検出する。
それには、例えば、その各ソース電極間に高インピーダ
ンスの電圧計を接続しても良い。
ンスの電圧計を接続しても良い。
の二つの方法が考えられる。
第８図は書き込み情報の消去時を説明する為のバリヤ部
分近傍に於けるエネルギ・バンド・ダイヤグラムであり
、第５図乃至第７図に関して説明した部分と同部分は同
記号で指示しである。
分近傍に於けるエネルギ・バンド・ダイヤグラムであり
、第５図乃至第７図に関して説明した部分と同部分は同
記号で指示しである。
この場合の動作は、書き込み時と全く逆であり、ソース
電極Ｓ１及びドレイン電極Ｄ１に相当するソース電極及
びドレイン電極間に電圧を印加して第１の２ＤＥＧ層３
１に於ける電子をホット化する。第１の２ＤＥＧ層３１
に電子の蓄積が在る間はバリヤ部分３２に電場が存在し
、ホット化された電子は第２の２ＤＥＧ層３０の方ヘト
リフトされる。
電極Ｓ１及びドレイン電極Ｄ１に相当するソース電極及
びドレイン電極間に電圧を印加して第１の２ＤＥＧ層３
１に於ける電子をホット化する。第１の２ＤＥＧ層３１
に電子の蓄積が在る間はバリヤ部分３２に電場が存在し
、ホット化された電子は第２の２ＤＥＧ層３０の方ヘト
リフトされる。
前記改良された半導体記憶装置は、極めて高速であり、
優れた特性を有しているが、二つの２ＤＥＧ層１０及び
１１が電子供給層であるｎ型ＡβＧａＡｓバリヤ層３で
分離されているのみである為、２ＤＥＧ層１０及び１１
間の分離が極めて悪く、各コンタクト間、即ち、ソース
電極３１． ドレイン電極ＤＩ、ソース電極３２．
ドレイン電極Ｄ２等の間にリーク電流が流れ、メモリ
効果を低下させていた。
優れた特性を有しているが、二つの２ＤＥＧ層１０及び
１１が電子供給層であるｎ型ＡβＧａＡｓバリヤ層３で
分離されているのみである為、２ＤＥＧ層１０及び１１
間の分離が極めて悪く、各コンタクト間、即ち、ソース
電極３１． ドレイン電極ＤＩ、ソース電極３２．
ドレイン電極Ｄ２等の間にリーク電流が流れ、メモリ
効果を低下させていた。
本発明は、この種の半導体記憶装置に於ける２ＤＥＧ層
間を確実に分離してリーク電流が流れないようにし、メ
モリ機能を向上させようとする。
間を確実に分離してリーク電流が流れないようにし、メ
モリ機能を向上させようとする。
本発明の半導体記憶装置では、複数のヘテロ接合を形成
する高抵抗の半導体チャネル層及び該半導体チャネル層
に比較して電子親和力が小であり且つ不純物を含有した
半導体バリヤ層と、前記複数のヘテロ接合近傍に生成さ
れた複数の２次元電子ガス層と、該複数の２次元電子ガ
ス層の間に形成されてそれ等を電気的に分離するワイド
・バンド・ギャップのノン・ドープ半導体バリヤ層とを
備えている。
する高抵抗の半導体チャネル層及び該半導体チャネル層
に比較して電子親和力が小であり且つ不純物を含有した
半導体バリヤ層と、前記複数のヘテロ接合近傍に生成さ
れた複数の２次元電子ガス層と、該複数の２次元電子ガ
ス層の間に形成されてそれ等を電気的に分離するワイド
・バンド・ギャップのノン・ドープ半導体バリヤ層とを
備えている。
前記のような手段を採ると、複数の２次元電子ガス層は
相互に分離され、それ等の間にはリーク電流は流れない
ので、メモリ機能は向上する。
相互に分離され、それ等の間にはリーク電流は流れない
ので、メモリ機能は向上する。
第１図は本発明一実施例の要部切断側面図を表し、第３
図に関して説明した部分と同部分は同記号で指示しであ
る。
図に関して説明した部分と同部分は同記号で指示しであ
る。
本実施例が第３図に示した従来例と相違する点は、電子
供給層であるｎ型ＡＡＧａＡｓバリヤ層３ （第３図参
照）が新たに設けられたワイド・バンド・ギャップ且つ
ノン・ドープであるＡβＧａＡｓバリヤ層１２で分断さ
れ、ｎ型ＡＡＧａＡｓバリヤ層３Ａ及び３Ｂになってい
ることである。
供給層であるｎ型ＡＡＧａＡｓバリヤ層３ （第３図参
照）が新たに設けられたワイド・バンド・ギャップ且つ
ノン・ドープであるＡβＧａＡｓバリヤ層１２で分断さ
れ、ｎ型ＡＡＧａＡｓバリヤ層３Ａ及び３Ｂになってい
ることである。
このような構成にすると、２ＤＥＧ層１０及び１１は完
全に分離され、ソース電極Ｓ１、ドレイン電極Ｄ１とソ
ース電極Ｓ２、ドレイン電極Ｄ２との間にリーク電流が
流れることはなくなる。
全に分離され、ソース電極Ｓ１、ドレイン電極Ｄ１とソ
ース電極Ｓ２、ドレイン電極Ｄ２との間にリーク電流が
流れることはなくなる。
本実施例を製造するには、従来の技術で充分に対応する
ことができ、その概略を説明すると次の通りである。
ことができ、その概略を説明すると次の通りである。
半絶縁性ＧａＡｓ基板１上に分子線エピタキシャル成長
（ｍｏｌｅｃｕｌａｒ ｂｅａｍ ｅｐｉｔａｘｙ
：ＭＢＥ＞法を適用することに依り、ノン・ドープＧａ
Ａｓ半導体層２、ｎ型ＡｌｌＧａＡｓバリヤ層３Ｂ、ノ
ン・ドープＡβＧａＡｓバリヤ層１２、ｎ型Ａ］ＧａＡ
ｓバリヤ層３Ａ、ノン・ドープＧａＡｓ半導体層４、ノ
ン・ドープＡＮＧａＡｓ半導体層を成長させる。
（ｍｏｌｅｃｕｌａｒ ｂｅａｍ ｅｐｉｔａｘｙ
：ＭＢＥ＞法を適用することに依り、ノン・ドープＧａ
Ａｓ半導体層２、ｎ型ＡｌｌＧａＡｓバリヤ層３Ｂ、ノ
ン・ドープＡβＧａＡｓバリヤ層１２、ｎ型Ａ］ＧａＡ
ｓバリヤ層３Ａ、ノン・ドープＧａＡｓ半導体層４、ノ
ン・ドープＡＮＧａＡｓ半導体層を成長させる。
通常のメサ・エツチング法を適用することに依り素子間
分離を行う。
分離を行う。
第１の２１）ＥＣ層１０に対するオーミック・コンタク
ト電極であるソース電極Ｓ１及びドレイン電極ＤＩは、
例えば、ｎ＋型ＧａＡｓコンタクト層８及び９を選択的
に再成長させ、その上に、例えば蒸着法を適用すること
に依り、金（Ａｔｔ） ・ゲルマニウム（Ｇｅ）／金
（Ａ ｕ）からなる電極をノン・アロイで形成して得る
ものである。
ト電極であるソース電極Ｓ１及びドレイン電極ＤＩは、
例えば、ｎ＋型ＧａＡｓコンタクト層８及び９を選択的
に再成長させ、その上に、例えば蒸着法を適用すること
に依り、金（Ａｔｔ） ・ゲルマニウム（Ｇｅ）／金
（Ａ ｕ）からなる電極をノン・アロイで形成して得る
ものである。
第２の２ＤＥＧ層１１に対するオーミック・コンタクト
電極であるソース電極Ｓ２及びドレイン電極Ｄ２は、電
極形成予定部分の周辺を選択的にエツチングし、その上
に、例えば蒸着を適用することに依り、Ａｕ−Ｇｅ／Ａ
ｕからなる電極を形成して合金化すること？７こ依って
合金化領域６及び７を形成して完成する。
電極であるソース電極Ｓ２及びドレイン電極Ｄ２は、電
極形成予定部分の周辺を選択的にエツチングし、その上
に、例えば蒸着を適用することに依り、Ａｕ−Ｇｅ／Ａ
ｕからなる電極を形成して合金化すること？７こ依って
合金化領域６及び７を形成して完成する。
ゲート電極はアルミニウム（Ａｌ２）の蒸着及びそのパ
ターニングを行って形成する。
ターニングを行って形成する。
第２図は本発明に於ける他の実施例の要部切断側面図を
表し、第１図及び第３図に関して説明した部分と同部分
は同記号で指示しである。
表し、第１図及び第３図に関して説明した部分と同部分
は同記号で指示しである。
図に於いて、１３はノン・ドープＧａＡｓ半導体層、１
４はノン・ドープＡｊ！ＧａＡｓ半導体層をそれぞれ示
している。
４はノン・ドープＡｊ！ＧａＡｓ半導体層をそれぞれ示
している。
この実施例は、電子供給層とチャネル層の位置を逆にし
た、所謂、逆ＨＥＭＴ （ｈ ｉ ｇｈ ｅ １ｅｃ
ｔｒｏｎ ｍｏｂｉｌｉｔｙ ｔｒａｎｓｉｓｔｏ
ｒ）構造を有しているものであり、各半導体層の位置は
第１図に関して説明した実施例とは相違しているが、理
解を容易にする為、相当部分を同記号で指示しである。
た、所謂、逆ＨＥＭＴ （ｈ ｉ ｇｈ ｅ １ｅｃ
ｔｒｏｎ ｍｏｂｉｌｉｔｙ ｔｒａｎｓｉｓｔｏ
ｒ）構造を有しているものであり、各半導体層の位置は
第１図に関して説明した実施例とは相違しているが、理
解を容易にする為、相当部分を同記号で指示しである。
尚、ノン・ドープＡＡＧａＡｓ半導体層１４は厚く、例
えば、２０００〔人〕程度に形成しである。その理由は
、下地であるノン・ドープＧａＡｓ半導体層１３に２Ｄ
ＥＧ層が生成されることを防止する為である。
えば、２０００〔人〕程度に形成しである。その理由は
、下地であるノン・ドープＧａＡｓ半導体層１３に２Ｄ
ＥＧ層が生成されることを防止する為である。
本発明の半導体記憶装置は、複数のヘテロ接合を形成す
る高抵抗の半導体チャネル層及び該半導体チャネル層に
比較して電子親和力が小であり且つ不純物を含有した半
導体バリヤ層と、前記複数のヘテロ接合近傍に生成され
た複数の２次元電子ガス層と、該複数の２次元電子ガス
層の間に形成されてそれ等を電気的に分離するワイド・
バンド・ギャップのノン・ドープ半導体バリヤ層とを備
えている。
る高抵抗の半導体チャネル層及び該半導体チャネル層に
比較して電子親和力が小であり且つ不純物を含有した半
導体バリヤ層と、前記複数のヘテロ接合近傍に生成され
た複数の２次元電子ガス層と、該複数の２次元電子ガス
層の間に形成されてそれ等を電気的に分離するワイド・
バンド・ギャップのノン・ドープ半導体バリヤ層とを備
えている。
従って、前記複数の２次元電子ガス層間の干渉がなくな
り、各電極間にリーク電流は流れないので、メモリ機能
は向上し、しかも、この種の半導体記憶装置特有の高速
性は、そのまま維持されている。
り、各電極間にリーク電流は流れないので、メモリ機能
は向上し、しかも、この種の半導体記憶装置特有の高速
性は、そのまま維持されている。
第１図は本発明一実施例の要部切断側面図、第２図は本
発明に於ける他の実施例の要部切断側面図、第３図は従
来例の要部切断側面図、第４図乃至第８図はこの種の半
導体記憶装置に於ける動作を説明する為のエネルギ・バ
ンド・ダイヤグラムをそれぞれ表している。 図に於いて、１は半絶縁性ＧａＡｓ基板、２は半導体チ
ャネル層であるノン・ドープＧ ａ’ Ａ ｓ半導体層
、３．３Ａ、３Ｂは電子供給層であるｎ型ＡｎＧａＡｓ
バリヤ層、４は半導体チャネル層であるノン・ドープＧ
ａＡｓ半導体層、５はノン・ドープＡβＧａＡｓ半導体
層、６及び７は合金化コンタクト領域、８及び９はｎ＋
型ＧａＡｓコンタクト層、１０及び１１は第１の２ＤＥ
Ｇ層及び第２の２ＤＥＧ層、１２はノン・ドープＡｎＧ
ａＡｓハ′リヤ層、１３はノン・ドープＧａＡｓ半導体
層、１４はノン・ドープＡβＧａＡｓ半導体層、Ｇはゲ
ート電極、Ｓｌ及びＳ２はソース電極、ＤＩ及びＤ２は
ドレイン電極をそれぞれ示している。 特許出願人 富士通株式会社 代理人弁理士 拍 谷 昭 司 代理人弁理士 渡 邊 弘 − 第１図
発明に於ける他の実施例の要部切断側面図、第３図は従
来例の要部切断側面図、第４図乃至第８図はこの種の半
導体記憶装置に於ける動作を説明する為のエネルギ・バ
ンド・ダイヤグラムをそれぞれ表している。 図に於いて、１は半絶縁性ＧａＡｓ基板、２は半導体チ
ャネル層であるノン・ドープＧ ａ’ Ａ ｓ半導体層
、３．３Ａ、３Ｂは電子供給層であるｎ型ＡｎＧａＡｓ
バリヤ層、４は半導体チャネル層であるノン・ドープＧ
ａＡｓ半導体層、５はノン・ドープＡβＧａＡｓ半導体
層、６及び７は合金化コンタクト領域、８及び９はｎ＋
型ＧａＡｓコンタクト層、１０及び１１は第１の２ＤＥ
Ｇ層及び第２の２ＤＥＧ層、１２はノン・ドープＡｎＧ
ａＡｓハ′リヤ層、１３はノン・ドープＧａＡｓ半導体
層、１４はノン・ドープＡβＧａＡｓ半導体層、Ｇはゲ
ート電極、Ｓｌ及びＳ２はソース電極、ＤＩ及びＤ２は
ドレイン電極をそれぞれ示している。 特許出願人 富士通株式会社 代理人弁理士 拍 谷 昭 司 代理人弁理士 渡 邊 弘 − 第１図
Claims (1)
- 複数のヘテロ接合を形成する高抵抗の半導体チャネル
層及び該半導体チャネル層に比較して電子親和力が小で
あり且つ不純物を含有した半導体バリヤ層と、前記複数
のヘテロ接合近傍に生成された複数の２次元電子ガス層
と、該複数の２次元電子ガス層の間に形成されてそれ等
を電気的に分離するワイド・バンド・ギャップのノン・
ドープ半導体バリヤ層とを備えてなることを特徴とする
半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59175860A JPS6154670A (ja) | 1984-08-25 | 1984-08-25 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59175860A JPS6154670A (ja) | 1984-08-25 | 1984-08-25 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6154670A true JPS6154670A (ja) | 1986-03-18 |
Family
ID=16003461
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59175860A Pending JPS6154670A (ja) | 1984-08-25 | 1984-08-25 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6154670A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62245680A (ja) * | 1986-04-17 | 1987-10-26 | Nec Corp | 電界効果トランジスタ |
| JPS62245681A (ja) * | 1986-04-17 | 1987-10-26 | Nec Corp | 負性微分抵抗電界効果トランジスタ |
| JPS63178565A (ja) * | 1987-01-20 | 1988-07-22 | Sharp Corp | 化合物半導体メモリ装置 |
| US5221849A (en) * | 1992-06-16 | 1993-06-22 | Motorola, Inc. | Semiconductor device with active quantum well gate |
| EP0604200A2 (en) * | 1992-12-23 | 1994-06-29 | Hitachi Europe Limited | Complementary field effect transistor |
-
1984
- 1984-08-25 JP JP59175860A patent/JPS6154670A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62245680A (ja) * | 1986-04-17 | 1987-10-26 | Nec Corp | 電界効果トランジスタ |
| JPS62245681A (ja) * | 1986-04-17 | 1987-10-26 | Nec Corp | 負性微分抵抗電界効果トランジスタ |
| JPS63178565A (ja) * | 1987-01-20 | 1988-07-22 | Sharp Corp | 化合物半導体メモリ装置 |
| JPH0563028B2 (ja) * | 1987-01-20 | 1993-09-09 | Sharp Kk | |
| US5221849A (en) * | 1992-06-16 | 1993-06-22 | Motorola, Inc. | Semiconductor device with active quantum well gate |
| EP0604200A2 (en) * | 1992-12-23 | 1994-06-29 | Hitachi Europe Limited | Complementary field effect transistor |
| EP0604200A3 (en) * | 1992-12-23 | 1995-10-11 | Hitachi Europ Ltd | Complementary field effect transistor. |
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