JPS6152500B2 - - Google Patents
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- JPS6152500B2 JPS6152500B2 JP54030243A JP3024379A JPS6152500B2 JP S6152500 B2 JPS6152500 B2 JP S6152500B2 JP 54030243 A JP54030243 A JP 54030243A JP 3024379 A JP3024379 A JP 3024379A JP S6152500 B2 JPS6152500 B2 JP S6152500B2
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- 238000012360 testing method Methods 0.000 claims description 42
- 108010076504 Protein Sorting Signals Proteins 0.000 description 15
- 238000007689 inspection Methods 0.000 description 12
- 238000000034 method Methods 0.000 description 7
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 5
- 229920000747 poly(lactic acid) Polymers 0.000 description 4
- 230000010354 integration Effects 0.000 description 2
- 238000003491 array Methods 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Description
【発明の詳細な説明】
本発明は検査容易な論理集積回路に関するもの
で、特にフリツプフロツプを内蔵したプログラマ
ブル論理アレイの如き汎用的かつ規則的構造の論
理集積回路の構成に適用して好適ならしめる。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to an easily testable logic integrated circuit, and is particularly suitable for application to the configuration of a general-purpose and regularly structured logic integrated circuit such as a programmable logic array incorporating flip-flops.
近年、集積化技術の進歩は著しく、高度に複雑
な論理機能が高密度に集積化され実現できるよう
になつた反面、回路の複雑さおよび入出力端子数
の制約等により故障の検査は一層困難になつてい
る。一例として、プログラマブル論理アレイ(以
下PLAと記す)は、規則的構造を持つた汎用の
論理集積回路素子として幅広い用途と設計の手軽
さの故に、急速に普及しつつあるが、それだけ故
障検査の面も簡便であることが要求されている。
しかるにフリツプフロツプを内蔵して複雑な論理
動作をする順序回路を構成し得るPLAの出現も
あり、前記理由による故障検査の困難さはさらに
顕著である。 In recent years, integration technology has made remarkable progress, and while it has become possible to realize highly complex logic functions by integrating them at high density, fault inspection has become even more difficult due to circuit complexity and restrictions on the number of input/output terminals. It's getting old. As an example, programmable logic arrays (hereinafter referred to as PLA) are rapidly becoming popular as general-purpose logic integrated circuit elements with a regular structure due to their wide range of uses and ease of design, but this also makes them difficult to test for faults. It is also required that it be simple.
However, with the advent of PLAs that have built-in flip-flops and can form sequential circuits that perform complex logic operations, the difficulty in fault testing due to the above-mentioned reasons has become even more remarkable.
このため、このような論理集積回路には故障の
検査が容易となるように予じめ回路の構成に工夫
をしておくことがある。従来から知られている検
査容易な回路の構成法に、通常の動作と故障検査
の動作を切換えて、通常の順序回路動作のため内
部記憶素子として存在するフリツプフロツプ群を
相互に接続してシフトレジスタを構成させ、順序
回路を組合せ回路に分離して検査することを可能
にしたいわゆるスキヤンパス方式がある。しかし
ながらこのスキヤンパス方式では、検査に必要な
入力を予じめ準備せねばならず、またこの検査入
力の印加および検査結果の収集に前記シフトレジ
スタへ情報の走査的な書込み読出しをするため、
検査に無駄な時間を費すと共に実際の動作条件に
おける動的な回路動作の検査ができないという欠
点がある。 For this reason, in such logic integrated circuits, the circuit configuration may be devised in advance to facilitate failure testing. Using the conventionally known method of constructing a circuit that is easy to test, a shift register is created by switching between normal operation and failure test operation, and interconnecting a group of flip-flops that exist as internal storage elements for normal sequential circuit operation. There is a so-called scan pass method that allows sequential circuits to be separated into combinational circuits and tested. However, in this scan pass method, the input necessary for the inspection must be prepared in advance, and information is written and read in a scanning manner to the shift register in order to apply the inspection input and collect the inspection results.
This method has disadvantages in that testing wastes time and dynamic circuit operation cannot be tested under actual operating conditions.
本発明の目的は、このような欠点に鑑み、検査
入力が準備不用にして簡便に得られ、高速かつ動
的な回路動作の下に故障の検査をすることを可能
ならしめる検査容易な論理集積回路を提供するこ
とにある。 In view of these drawbacks, the object of the present invention is to provide an easily testable logic integration that allows test inputs to be easily obtained without the need for preparation and to test for faults under high-speed and dynamic circuit operation. The purpose is to provide circuits.
本発明は、検査は通常動作と異なる回路構成に
して、すなわち順序回路のフイードバツクループ
を切断して組合せ回路に分離し、検査入力に乱数
信号を用い、さらに内部記憶素子として存在する
フリツプフロツプ群を検査結果を収集するための
手段として利用することにより達成できる。 In the present invention, testing is performed using a circuit configuration that is different from normal operation, that is, the feedback loop of a sequential circuit is cut off to separate it into a combinational circuit, a random number signal is used as the testing input, and a group of flip-flops is used as an internal storage element. This can be achieved by using this as a means to collect test results.
本発明によれば、組合せ論理回路の一部出力を
受け前記組合せ論理回路の一部入力へ帰還させる
フリツプフロツプ群を有する論理回路において、
乱数発生回路と、入力された制御信号により前記
フリツプフロツプ群をフイードバツクシフトレジ
スタに構成する手段と、前記フリツプフロツプ群
により構成されたフイードバツクシフトレジスタ
へ前記組合せ論理回路の一部出力信号を各ビツト
毎に法2の加算により印加する手段と、前記フリ
ツプフロツプ群の出力信号と前記乱数発生回路の
出力信号とを選択して前記組合せ回路の一部入力
へ印加する手段とを具備し、通常動作時には前記
フリツプフロツプ群の出力信号を前記組合せ論理
回路の入力へ印加して正規の回路動作をし、故障
検査時には外部より印加される検査入力信号と前
記乱数発生回路より発生される乱数信号とを合せ
て前記組合せ論理回路へ入力すると同時に前記組
合せ論理回路の一部出力信号を前記フリツプフロ
ツプ群により構成されたフイードバツクシフトレ
ジスタに累積させて検査結果の観測を容易ならし
めることを特徴とすた検査容易な論理集積回路が
得られる。 According to the present invention, in a logic circuit having a flip-flop group that receives some outputs of a combinational logic circuit and feeds back to some inputs of the combinational logic circuit,
a random number generating circuit; means for configuring the flip-flop group into a feedback shift register based on an input control signal; The circuit comprises means for applying modulo-2 addition for each bit, and means for selecting the output signal of the flip-flop group and the output signal of the random number generation circuit and applying it to some inputs of the combinational circuit. At times, the output signals of the flip-flop group are applied to the inputs of the combinational logic circuit for normal circuit operation, and during failure testing, the test input signal applied from the outside and the random number signal generated by the random number generation circuit are combined. The test is characterized in that a part of the output signal of the combinational logic circuit is simultaneously inputted to the combinational logic circuit by accumulating it in a feedback shift register constituted by the flip-flop group to facilitate observation of the test results. A simple logic integrated circuit can be obtained.
次に図面を参照して本発明を詳細に説明する。 Next, the present invention will be explained in detail with reference to the drawings.
第1図は、本発明の論理集積回路の一実施例を
示すブロツク図である。1は多入力多出力の組合
せ論理回路で実現すべき論理機能に従つて任意に
構成されたもので、例えばPLAのAND論理アレ
イおよびOR論理アレイに相当し、外部入力Xお
よびフイードバツク入力Y′を論理的に組合せ
て、一部の出力を外部出力Zとし、残りの一部の
出力をフリツプフロツプ駆動信号Yとして供給す
るものである。2は順序回路の内部記憶素子に相
当するフリツプフロツプ群を含むレジスタで信号
系列の圧縮器として兼用するものである。101
は外部入力Xを供給する信号線、102は外部出
力Zを出力する信号線、107はフイードバツク
入力Y′を供給する信号線、108はフリツプフ
ロツプ駆動信号Yを供給する信号線、109はレ
ジスタ2の出力Y″を組合せ論理回路1の入力へ
フイードバツクさせるための信号線であり、それ
ぞれ複数の信号を伝達する。前記説明は通常の順
序回路を表わして一般的であるが、なお本実施例
の論理集積回路は一例として同期式であるとす
る。104は外部から同期信号Cを供給する信号
線、105は本論理集積回路を初期状態に設定す
るための初期化信号Rを供給する信号線である。
本論理集積回路の検査は通常の動作と区別して行
なわれる。103は通常動作モードと検査モード
の切換えを指示するモード切換信号Aを供給する
信号線である。3は乱数発生回路で検査用に乱数
信号を内部より発生させる4はマルチプレクサ
で、乱数発生回路3の出力とレジスタ2の出力
Y″との一方を選択して組合せ論理回路1へ供給
する。106は乱数発生回路の出力線、10は検
査結果をレジスタ2より外部へ導出するための信
号線である。 FIG. 1 is a block diagram showing an embodiment of the logic integrated circuit of the present invention. 1 is arbitrarily configured according to the logic function to be realized by a combinational logic circuit with multiple inputs and multiple outputs, and corresponds to, for example, the AND logic array and OR logic array of PLA, and the external input X and the feedback input Y'. By logically combining them, a part of the output is used as an external output Z, and the remaining part of the output is supplied as a flip-flop drive signal Y. A register 2 includes a group of flip-flops corresponding to internal storage elements of a sequential circuit, and is also used as a signal sequence compressor. 101
102 is a signal line that supplies external input X; 102 is a signal line that outputs external output Z; 107 is a signal line that supplies feedback input Y'; 108 is a signal line that supplies flip-flop drive signal Y; These are signal lines for feeding back the output Y'' to the input of the combinational logic circuit 1, and each transmits a plurality of signals.Although the above description represents a normal sequential circuit and is general, it should be noted that the logic of this embodiment As an example, assume that the integrated circuit is a synchronous type. 104 is a signal line that supplies a synchronization signal C from the outside, and 105 is a signal line that supplies an initialization signal R for setting this logic integrated circuit to an initial state. .
Testing of this logic integrated circuit is performed separately from normal operation. A signal line 103 supplies a mode switching signal A that instructs switching between the normal operation mode and the inspection mode. 3 is a random number generation circuit that internally generates a random number signal for testing. 4 is a multiplexer that connects the output of random number generation circuit 3 and the output of register 2.
Y'' is selected and supplied to the combinational logic circuit 1. 106 is an output line of the random number generation circuit, and 10 is a signal line for leading the test result from the register 2 to the outside.
第2図は、第1図の乱数発生回路3の具体的な
構成を示す図である。32はシフトレジスタ、3
1はEXR(排他的論理和)回路で、シフトレ
ジスタ32の適当なビツト位置からEXR回路
31を介してフイードバツク信号を返せば、最大
系列長の擬似乱数信号を生成し得て、符号論理の
立場で良く知られた線形フイードバツクレジスタ
を構成する。シフトレジスタ11は初期化信号R
により全てのビツトが0でないような予じめ決め
られた初期状態に設定すれば、同期信号Cに同期
して常に一定の擬似乱数系列を生成する。33
1,332,…,33LはAND回路で、シフト
レジスタ32の一部または全てのビツト位置から
の出力信号あるいはその反転された出力信号を複
数個選んでしかもそれぞれが異なつた組合せで取
出す。すなわちAND回路331,332,…3
3Lはシフトレジスタ32に生成される擬似乱数
系列をそれぞれ異つたタイミングの擬似乱数信号
として導出する。341,342,…,34Mは
R回路で、AND回路331,332,…33
Lの出力のうち複数を選んで、しかもそれぞれが
異なつた組合せで取出す。すなわち、R回路3
41,342,……,34MはAND回路331,
332,…,33Lに導出されたそれぞれタイミ
ングの異なる擬似乱数信号を重畳して適当なパル
ス発生頻度に調整するためのものである。R回
路341,342…,34Mはフイードバツク入
力Y′の本数(M)と同じ数だけ備えられて、そ
れぞれには異なつた擬似乱数信号が発生され信号
線106へ供給される。 FIG. 2 is a diagram showing a specific configuration of the random number generation circuit 3 shown in FIG. 1. 32 is a shift register, 3
1 is an EXR (exclusive OR) circuit, and if a feedback signal is returned from an appropriate bit position of the shift register 32 via the EXR circuit 31, a pseudo-random number signal with the maximum sequence length can be generated, and this is possible from the standpoint of code logic. This constitutes the well-known linear feedback register. The shift register 11 receives the initialization signal R.
By setting a predetermined initial state in which all bits are not 0, a constant pseudo-random number sequence is always generated in synchronization with the synchronization signal C. 33
1 , 33 2 , . . . , 33L are AND circuits which select a plurality of output signals from some or all bit positions of the shift register 32 or their inverted output signals, and extract them in different combinations. That is, AND circuits 33 1 , 33 2 ,...3
3L derives the pseudo-random number series generated in the shift register 32 as pseudo-random number signals with different timings. 34 1 , 34 2 ,..., 34 M is an R circuit, and AND circuit 33 1 , 33 2 ,... 33
A plurality of outputs of L are selected and each output is taken out in a different combination. That is, R circuit 3
4 1 , 34 2 , ..., 34 M is an AND circuit 33 1 ,
This is to superimpose pseudorandom number signals derived from 33 2 , . The same number of R circuits 34 1 , 34 2 .
第3図は、第1図のフリツプフロツプ群を含み
信号系列圧縮器を兼用させるレジスタの具体的な
構成を示す図である。231,232…23Mは
マスタスレープ型のフリツプフロツプで、初期化
信号Rにより予じめ決められた状態で初期設定で
き同期信号Cによつて駆動されるものである。 FIG. 3 is a diagram showing a specific configuration of a register that includes the flip-flop group shown in FIG. 1 and also serves as a signal sequence compressor. Reference numerals 231 , 232 , .
221,222,…,22MはEXR回路で、
フリツプフロツプ駆動信号Yをそれぞれ対応する
フリツプフロツプ231,232,…23Mへ導
くものである。211,212…,21MはAND
回路で、モード切換信号Aの指示に従つて、前段
フリツプフロツプの内容を次段のフリツプフロツ
プへ伝達するかしないかを制御するものである。
24はEXR回路でフリツプフロツプ231,
232,…23Mの出力のうち予じめ決められた
ビツト位置のものから初段のフリツプフロツプ2
31へのフイードバツク信号を作り出すためのも
のである。本レジスタ2の働きを、先ず常動作モ
ードの場合について説明する。モード切換え信号
Aを“0”とすれば、各EXR回路221,2
22,…,22Mの一方の入力であるAND回路2
11,212,…21Mの各出力は“0”とな
り、従つてフリツプフロツプ駆動信号Yは各EX
R回路221,222,…,22Mをそのまま
通過し各対応するフリツプフロツプ231,23
2,…23Mの入力へ伝達される。これによりフ
リツプフロツプ231,232,…232…,2
3Mはそれぞろれ独立の動作をし、順序回路の内
部記憶素子としての働きをする。次に検査モード
の場合について説明する。モード切換え信号Aを
“1”にすれば、AND回路211はEXR回路
24の出力のフイードバツク信号をEXR回路
221を介して初段のフリツプフロツプ231の
入力へ、同様にAND回路212,…21Mはそれ
ぞれ前段のフリツプフロツプの内容を次段のフリ
ツプフロツプへ伝達するため、フリツプフロツプ
231,232,…,23Mはフイードバツクレ
ジスタとして動作する。さらに前記フイードバツ
クシフトレジスタにはEXR回路221,22
2,…,22Mを介してフリツプフロツプ駆動信
号Yが重畳されている。一般にフイードバツクシ
フトレジスタは過去に印加された信号系列に依存
して記憶内容を変化させるため、長い信号系列を
圧縮する効果をもたらすものである。従つて前記
フイードバツクシフトレジスタを初期設定し、同
期信号Cにより一定時間駆動するとき、フリツプ
フロツプ駆動信号Yに現われる信号系列は圧縮さ
れ個有のビツトパターンとしてフリツプフロツプ
231,232,…,23Mに記憶される。また
このとき最終段のフリツプフロツプ23Mの出力
線110に導出される信号系列をフリツプフロツ
プ231,232,…,23Mの個数(M)と同
数だけ観測すれば、フリツプフロツプ231,2
32,…23Mに記憶された内容と等価な情報が
得られる。この原理を故障検査に利用する。 22 1 , 22 2 ,..., 22 M are EXR circuits,
The flip-flop drive signal Y is guided to the corresponding flip-flops 23 1 , 23 2 , . . . 23 M , respectively. 21 1 , 21 2 ..., 21 M is AND
The circuit controls whether or not to transmit the contents of the previous stage flip-flop to the next stage flip-flop according to the instruction of the mode switching signal A.
24 is an EXR circuit and flip-flop 23 1 ,
23 2 ,...23 M outputs from the predetermined bit position to the first flip-flop 2.
This is to generate a feedback signal to 31 . The function of this register 2 will first be explained in the case of normal operation mode. If mode switching signal A is set to "0", each EXR circuit 22 1 , 2
AND circuit 2 which is one input of 2 2 ,..., 22 M
Each output of 1 1 , 21 2 , ...21 M becomes "0", so the flip-flop drive signal Y is
The R circuits 22 1 , 22 2 , ..., 22 M are passed through as they are to the corresponding flip-flops 23 1 , 23 .
2 ,...23 is transmitted to the input of M. As a result, the flip-flops 23 1 , 23 2 , ...23 2 ..., 2
Each of the 3 M operates independently and functions as an internal memory element of the sequential circuit. Next, the case of inspection mode will be explained. When the mode switching signal A is set to "1", the AND circuit 211 sends the feedback signal of the output of the EXR circuit 24 to the input of the first stage flip-flop 231 via the EXR circuit 221 , and similarly, the AND circuits 212 , . . . Since the flip-flops 21M each transmit the contents of the previous flip-flop to the next flip-flop, the flip-flops 23 1 , 23 2 , . . . , 23 M operate as feedback registers. Further, the feedback shift register includes EXR circuits 22 1 , 22
2 , . . . , 22M , a flip-flop drive signal Y is superimposed thereon. In general, a feedback shift register changes its stored contents depending on a signal sequence applied in the past, and therefore has the effect of compressing a long signal sequence. Therefore, when the feedback shift register is initialized and driven for a certain period of time by the synchronization signal C, the signal sequence appearing in the flip-flop drive signal Y is compressed and output as a unique bit pattern to the flip-flops 23 1 , 23 2 , . . . , 23 . Memorized by M. At this time, if the same number of signal sequences as the number ( M ) of flip-flops 23 1 , 23 2 , .
3 2 ,...23 Information equivalent to the contents stored in M is obtained. This principle is used for failure inspection.
再び第1図を参照して、本論理集積回路の動作
をまとめて説明する。先ず通常動作を行なわせる
ためには、モード切換え信号Aを“0”にする。
このときレジスタ2は単に内部状態の記憶素子と
して働き、マルチプレクサはレジスタ2の出力
Y″を選択して組合せ論理回路1のフイードバツ
ク入力Y′に供給し、ここに回路は正規の順序回
路を構成し、通常の動作が可能となる。次に本論
理集積回路を検査するためには、モード切換え信
号Aを“1”にする。このときレジスタ2はフイ
ードバツクシフトレジスタを構成し信号系列の圧
縮器として働き、マルチプレクサ4はフイードバ
ツク信号Y″を遮断すると共に乱数発生回路3の
出力を選択して組合せ論理回路1へ供給する。初
期化信号Rを印加しレジスタ2および乱数発生回
路3を初期設定した後、同期信号Cを供給すれ
ば、乱数発生回路3は一定の擬似乱数信号を発生
し組合せ論理回路1へ供給する。これと同時に外
部入力Xに所定の検査入力を供給すれば、組合せ
論理回路1の一部出力は直接外部出力Zに得られ
るが、残りの一部出力はフリツプフロツプ駆動信
号Yに現われレジスタ2に圧縮して記憶される。
レジスタ2に記憶される内容は信号線110に遂
次出力される信号系列を観測して検証できるの
で、検査結果は容易に判定できる。 Referring again to FIG. 1, the operation of the present logic integrated circuit will be summarized. First, to perform normal operation, mode switching signal A is set to "0".
At this time, register 2 simply acts as a storage element for the internal state, and the multiplexer outputs the output of register 2.
Y'' is selected and supplied to the feedback input Y' of the combinational logic circuit 1, where the circuit forms a normal sequential circuit and is capable of normal operation.Next, to test this logic integrated circuit, sets the mode switching signal A to "1". At this time, the register 2 constitutes a feedback shift register and functions as a signal sequence compressor, and the multiplexer 4 cuts off the feedback signal Y" and switches the random number generation circuit 3. The output is selected and supplied to the combinational logic circuit 1. After initializing the register 2 and the random number generation circuit 3 by applying the initialization signal R, if the synchronization signal C is supplied, the random number generation circuit 3 generates a fixed pseudo-random number signal and supplies it to the combinational logic circuit 1. At the same time, if a predetermined test input is supplied to the external input and is memorized.
Since the contents stored in the register 2 can be verified by observing the signal series sequentially output to the signal line 110, the test result can be easily determined.
さらに本発明の効果をより良く説明するため
に、本発明の論理集積回路の検査方法の一例を示
す。 Furthermore, in order to better explain the effects of the present invention, an example of the method for testing a logic integrated circuit according to the present invention will be described.
第4図を参照すれば、201は本発明の論理集
積回路であり、以下は論理集積回路201を検査
する検査装置に備えられるべき構成で、202は
検査信号発生器、203,206は期待値レジス
タ、204は信号系列圧縮器、205はシフトレ
ジスタ、207,208は比較器である。検査信
号発生器202は所定の検査入力を得るためのも
ので、第2図に示した乱数発生回路2と同様のも
のでもよい。また信号系列圧縮器204は論理集
積回路201の外部出力Zを圧縮して記憶できる
もので、第3図で示したレジスタ2と同様の構成
のものが用いられてよい。検査は正常に動作する
ことが確認された正規の論理集積回路と検査対象
とされる論理集積回路の出力結果を間接的に比較
して行なわれる。検査手順に従えば、先ず201
には正規の論理集積回路を設定する。検査モード
にて初期化信号Rを印加した後、同期信号Cを供
給して検査信号発生器202より発生される検査
入力を論理集積回路201に印加すれば、論理集
積回路201の出力の一部は内部のレジスタ2に
て圧縮され信号線110を通じて遂次出力される
ので、これをシフトレジスタ205にシフトイン
して記憶する。また論理集積回路201の出力の
残りの一部は直接外部出力Zに現われるので、こ
れを信号系列圧縮器204に圧縮して記憶する。
一定かつ十分な長さの検査入力系列を印加した
後、前記操作を完了する。ここに信号系列圧縮器
204およびシフトレジスタ205に記憶された
内容は、論理集積回路201が正常に動作したと
きの結果で、そのままそれぞれ期待値レジスタ2
03および206へ移送しておく。次に201に
は検査対象となる論理集積回路を設定し、前記と
全く同様操作を行なえば、論理集積回路201の
出力結果は一方に信号系列圧縮器204に、他方
にシフトレジスタ205にそれぞれ圧縮して記憶
される。しかる後に、信号系列圧縮器204の内
容は期待値レジスタ203の内容と、シフトレジ
スタ205の内容は期待値レジスタ206の内容
とそれぞれ比較器207および208にて一致不
一致が比較される。比較器207および208の
両方に一致の結果が出力されるならば、検査対象
の論理集積回路201は高確率で良品と判定して
よい。逆に比較器207あるいは208の少なく
とも一方に不一致の結果が出力されるならば、検
査対象の論理集積回路201には故障が存在する
ものと判定される。以上の説明を要約すれば、本
発明の効果は、論理集積回路の内部に備えられた
乱数発生回路により容易に検査入力の一部が得ら
れ、検査入力が組合せ論理回路を通過して得られ
る検査出力の一部はフリツプフロツプ群の構成す
るフイードバツクシフトレジスタに累積され、さ
らに出力線(端子)の数を大巾に増加させること
なく一本の信号線にて観測可能にし検査を容易な
らしめたことにある。また検査結果は遂次検証の
必要はなく、一連の検査手順の最終結果のみで検
証できるため、検査の高速化が計れかつ検査時間
に無駄が生じないことも、本発明の別の効果であ
る。従つて本発明は特に一つのチツプ上に形成さ
れた論理集積回路の如き直接その内部を参照する
ことが不可能で、入出力端子数に制約を受けるも
のに適用して検査容易ならしめる効果は著しい。
またPLAの如き規則的構造を持つ論理集積回路
に本発明の構成を適用することは容易にして好ま
しい。 Referring to FIG. 4, 201 is a logic integrated circuit of the present invention, and the following is a configuration that should be included in a testing device that tests the logic integrated circuit 201. 202 is a test signal generator, and 203 and 206 are expected values. A register 204 is a signal sequence compressor, 205 is a shift register, and 207 and 208 are comparators. The test signal generator 202 is for obtaining a predetermined test input, and may be similar to the random number generation circuit 2 shown in FIG. 2. Further, the signal sequence compressor 204 can compress and store the external output Z of the logic integrated circuit 201, and may have the same configuration as the register 2 shown in FIG. 3. Testing is performed by indirectly comparing the output results of a regular logic integrated circuit that has been confirmed to operate normally and a logic integrated circuit to be tested. If you follow the inspection procedure, first 201
A regular logic integrated circuit is set. After applying the initialization signal R in the test mode, if the synchronization signal C is supplied and the test input generated by the test signal generator 202 is applied to the logic integrated circuit 201, part of the output of the logic integrated circuit 201 is compressed by the internal register 2 and sequentially outputted through the signal line 110, so it is shifted into the shift register 205 and stored. Further, since the remaining part of the output of the logic integrated circuit 201 appears directly as an external output Z, it is compressed and stored in the signal sequence compressor 204.
After applying a test input sequence of constant and sufficient length, the operation is completed. The contents stored in the signal sequence compressor 204 and shift register 205 are the results when the logic integrated circuit 201 operates normally, and are stored in the expected value register 2 as they are.
03 and 206. Next, set the logic integrated circuit to be tested in 201, and perform the same operation as above, and the output result of the logic integrated circuit 201 will be compressed into the signal sequence compressor 204 on one side and the shift register 205 on the other side. and is memorized. Thereafter, the contents of the signal sequence compressor 204 are compared with the contents of the expected value register 203, and the contents of the shift register 205 are compared with the contents of the expected value register 206 by comparators 207 and 208, respectively, to determine whether they match or do not match. If matching results are output from both comparators 207 and 208, the logic integrated circuit 201 to be inspected may be determined to be non-defective with a high probability. Conversely, if at least one of the comparators 207 and 208 outputs a mismatched result, it is determined that a fault exists in the logic integrated circuit 201 to be tested. To summarize the above explanation, the effect of the present invention is that a part of the test input can be easily obtained by the random number generation circuit provided inside the logic integrated circuit, and the test input can be obtained by passing through the combinational logic circuit. A part of the test output is accumulated in the feedback shift register made up of the flip-flop group, and can be observed through a single signal line without significantly increasing the number of output lines (terminals), making the test easier. I have concluded that. Another effect of the present invention is that the inspection results do not need to be verified one after another and can be verified only with the final results of a series of inspection procedures, so that the inspection can be done faster and there is no wastage of inspection time. . Therefore, the present invention can be applied particularly to logic integrated circuits formed on a single chip, in which it is impossible to directly refer to the inside thereof and the number of input/output terminals is limited, and the effect of facilitating testing is Significant.
Further, it is easy and preferable to apply the configuration of the present invention to a logic integrated circuit having a regular structure such as PLA.
第1図は本発明の論理集積回路の一実施例を示
すブロツク図、第2図は第1図の乱数発生回路3
の具体的な構成を示す図、第3図は第1図のレジ
スタ2の具体的な構成を示す図、第4図は本発明
の効果を説明するため本発明の論理集積回路の検
査方法の一例を示す図である。図において、
1……組合せ論理回路、2……信号系列圧縮器
を兼用するレジスタ、3……乱数発生回路、4…
…マルチプレクサ、32……シフトレジスタ、2
21,222,…,22M,24,31…EXR
回路、211,212,…,21M,331,3
32,…33L……AND回路、341,…,34
M……R回路、231,232,…,23M……
フリツプフロツプ、201……論理集積回路、2
02……検査信号発生器、203,206……期
待値レジスタ、204……信号系列圧縮器、20
5……シフトレジスタ、207,208……比較
器である。
FIG. 1 is a block diagram showing an embodiment of the logic integrated circuit of the present invention, and FIG. 2 is a random number generation circuit 3 of FIG.
3 is a diagram showing a specific configuration of the register 2 in FIG. 1, and FIG. 4 is a diagram showing the specific configuration of the register 2 in FIG. It is a figure showing an example. In the figure, 1...Combinational logic circuit, 2...Register that also serves as a signal sequence compressor, 3...Random number generation circuit, 4...
...Multiplexer, 32...Shift register, 2
2 1 , 22 2 ,..., 22 M , 24, 31...EXR
Circuit, 21 1 , 21 2 ,..., 21 M , 33 1 , 3
3 2 ,...33 L ...AND circuit, 34 1 ,...,34
M ...R circuit, 23 1 , 23 2 ,..., 23 M ...
Flip-flop, 201...logic integrated circuit, 2
02...Test signal generator, 203, 206...Expected value register, 204...Signal sequence compressor, 20
5...Shift register, 207, 208...Comparators.
Claims (1)
理回路の一部入力へ帰還させるフリツプフロツプ
群を有する論理集積回路において、乱数発生回路
と、入力された制御信号により、前記フリツプフ
ロツプ群をフイードバツクシフトレジスタに構成
する手段と、前記フリツプフロツプ群により構成
されたフイードバツクシフトレジスタへ前記組合
せ論理回路の一部出力信号を各ビツト毎に法2の
加算により印加する手段と、前記制御信号により
前記フリツプフロツプ群の出力信号と前記乱数発
生回路の出力信号とを選択して前記組合せ論理回
路の一部入力へ印加する手段とを具備し、通常動
作時には前記フリツプフロツプ群の出力信号を前
記組合せ論理回路の入力へ印加して正規の回路動
作をし、故障検査時には外部より印加される検査
入力信号と前記乱数発生回路より発生される乱数
信号とを合せて前記組合せ論理回路へ入力すると
同時に前記組合せ論理回路の一部出力信号を前記
フリツプフロツプ群により構成されたフイードバ
ツクシフトレジスタに累積させて検査結果の観測
を容易ならしめることを特徴とした検査容易な論
理集積回路。 In a logic integrated circuit having a group of flip-flops that receives some outputs of a combinational logic circuit and feeds them back to some inputs of the combinational logic circuit, the group of flip-flops is controlled by a random number generator and an input control signal to a feedback shift register. means for applying a partial output signal of the combinational logic circuit to a feedback shift register formed by the flip-flop group by modulo-2 addition for each bit; means for selecting the output signal of the flip-flop group and the output signal of the random number generating circuit and applying the selected output signal to some inputs of the combinational logic circuit, and in normal operation, the output signal of the flip-flop group is applied to the input of the combinational logic circuit. During a failure test, a test input signal applied from the outside and a random number signal generated by the random number generation circuit are combined and input to the combinational logic circuit, and at the same time one of the combinational logic circuits is activated. 1. A logic integrated circuit that is easy to test, characterized in that output signals from the flip-flops are accumulated in a feedback shift register constituted by the group of flip-flops to facilitate observation of test results.
Priority Applications (7)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3024379A JPS55123742A (en) | 1979-03-15 | 1979-03-15 | Logic integrated circuit easy to check |
DE19803009945 DE3009945A1 (en) | 1979-03-15 | 1980-03-14 | INTEGRATED, LOGICAL CIRCUIT WITH FUNCTIONAL TEST |
FR8005815A FR2451672A1 (en) | 1979-03-15 | 1980-03-14 | INTEGRATED LOGIC CIRCUIT FOR TEST EXECUTION |
GB8008774A GB2049958B (en) | 1979-03-15 | 1980-03-14 | Integrated logic circuit adapted to performance tests |
US06/130,687 US4366393A (en) | 1979-03-15 | 1980-03-17 | Integrated logic circuit adapted to performance tests |
GB08311223A GB2125170B (en) | 1979-03-15 | 1983-04-25 | Integrated logic circuit adapted to performance tests |
US06/545,608 US4536881A (en) | 1979-03-15 | 1983-10-27 | Integrated logic circuit adapted to performance tests |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3024379A JPS55123742A (en) | 1979-03-15 | 1979-03-15 | Logic integrated circuit easy to check |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS55123742A JPS55123742A (en) | 1980-09-24 |
JPS6152500B2 true JPS6152500B2 (en) | 1986-11-13 |
Family
ID=12298258
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3024379A Granted JPS55123742A (en) | 1979-03-15 | 1979-03-15 | Logic integrated circuit easy to check |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS55123742A (en) |
-
1979
- 1979-03-15 JP JP3024379A patent/JPS55123742A/en active Granted
Also Published As
Publication number | Publication date |
---|---|
JPS55123742A (en) | 1980-09-24 |
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