JPS6141153B2 - - Google Patents
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- JPS6141153B2 JPS6141153B2 JP15944178A JP15944178A JPS6141153B2 JP S6141153 B2 JPS6141153 B2 JP S6141153B2 JP 15944178 A JP15944178 A JP 15944178A JP 15944178 A JP15944178 A JP 15944178A JP S6141153 B2 JPS6141153 B2 JP S6141153B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/07—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common
- H01L27/0705—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common comprising components of the field effect type
- H01L27/0727—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common comprising components of the field effect type in combination with diodes, or capacitors or resistors
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Description
【発明の詳細な説明】
本発明は接合型電界効果トランジスタおよび
PN接合ダイオードが１個の装置上に共存する半
導体装置の改良に関するものである。
PN接合ダイオードが１個の装置上に共存する半
導体装置の改良に関するものである。
接合型電界効果トランジスタを用いた回路で
は、ゲートの直流的電位を固定するために、ゲー
ト・ソース間に抵抗器が接続される。第１図はこ
の一例を示す回路図で、１は抵抗、２は電界効果
トランジスタを示す。
は、ゲートの直流的電位を固定するために、ゲー
ト・ソース間に抵抗器が接続される。第１図はこ
の一例を示す回路図で、１は抵抗、２は電界効果
トランジスタを示す。
しかし、電界効果トランジスタは高入力インピ
ーダンスを必要とする回路に適していて、この入
力抵抗は入力インピーダンスを低下させることに
なる。従つて入力インピーダンスの値が1MΩ程
度まではこの回路で実現することができても、そ
れ以上のもの、特に100MΩ以上のものは、抵抗
１を接続して得ることは現実的でなくなる。
ーダンスを必要とする回路に適していて、この入
力抵抗は入力インピーダンスを低下させることに
なる。従つて入力インピーダンスの値が1MΩ程
度まではこの回路で実現することができても、そ
れ以上のもの、特に100MΩ以上のものは、抵抗
１を接続して得ることは現実的でなくなる。
このため、上記抵抗１に代えて、PN接合ダイ
オードを使用する回路が用いられるようになつ
た。第２図にその一例を示す。３はこのPN接合
ダイオードである。しかもこのPN接合ダイオー
ドを接合型電界効果トランジスタと同一の半導体
基板上に形成する技術が開発された。
オードを使用する回路が用いられるようになつ
た。第２図にその一例を示す。３はこのPN接合
ダイオードである。しかもこのPN接合ダイオー
ドを接合型電界効果トランジスタと同一の半導体
基板上に形成する技術が開発された。
この技術によれば構成が簡単化され、回路の集
積化に効果的ではあるが、接合型電界効果トラン
ジスタとPN接合ダイオードとが、同一基板上で
ほぼ同一の条件で形成されることになるため、ゲ
ートの直流電位を固定する目的が達せられないこ
とがある。
積化に効果的ではあるが、接合型電界効果トラン
ジスタとPN接合ダイオードとが、同一基板上で
ほぼ同一の条件で形成されることになるため、ゲ
ートの直流電位を固定する目的が達せられないこ
とがある。
すなわち、第３図にその等価回路を示すよう
に、PN接合ダイオード３には直列等価抵抗３′が
存在し、ドレインゲート間の漏れ電流ＩGがこの
抵抗３′に流れることになつて、ゲート電極の電
位がドレイン電極側にバイアスされてしまうこと
になる。この等価抵抗３′の値をＲgとすれば、ゲ
ートのバイアス電位ＶGは、 ＶG＝ＩG×Ｒg (1) と表わされる。
に、PN接合ダイオード３には直列等価抵抗３′が
存在し、ドレインゲート間の漏れ電流ＩGがこの
抵抗３′に流れることになつて、ゲート電極の電
位がドレイン電極側にバイアスされてしまうこと
になる。この等価抵抗３′の値をＲgとすれば、ゲ
ートのバイアス電位ＶGは、 ＶG＝ＩG×Ｒg (1) と表わされる。
このバイアス電位ＶGを小さくするには、等価
抵抗の値Ｒgあるいはゲート漏れ電流ＩGを小さく
すればよい。この等価抵抗Ｒgを小さくするには
ダイオードの逆方向電流（ＩS）を大きくすれば
よいが、接合型電界効果トランジスタも同一半導
体基板上に形成されているので、そのドレイン・
ゲート間の漏れ電流ＩGも大きくなつて、結果的
に上記バイアス電位ＶGを小さくすることができ
ない。
抵抗の値Ｒgあるいはゲート漏れ電流ＩGを小さく
すればよい。この等価抵抗Ｒgを小さくするには
ダイオードの逆方向電流（ＩS）を大きくすれば
よいが、接合型電界効果トランジスタも同一半導
体基板上に形成されているので、そのドレイン・
ゲート間の漏れ電流ＩGも大きくなつて、結果的
に上記バイアス電位ＶGを小さくすることができ
ない。
本発明はこれを解決するもので、このような複
合構成の半導体装置でも、ドレイン・ゲート間の
漏れ電流ＩGを増加させることなく、ゲート・ソ
ース間に接続されたPN接合ダイオードの等価抵
抗Ｒgを少さくすることのできる半導体装置を提
供することを目的とする。
合構成の半導体装置でも、ドレイン・ゲート間の
漏れ電流ＩGを増加させることなく、ゲート・ソ
ース間に接続されたPN接合ダイオードの等価抵
抗Ｒgを少さくすることのできる半導体装置を提
供することを目的とする。
上記等価抵抗Ｒgを小さくすることは、PN接合
ダイオードの逆方向電流ＩSを大きくすることで
あり、PN接合ダイオードの接合近傍が、同一基
板上に形成された接合型電界効果トランジスタの
ゲート領域近傍より、結晶欠陥密度を高くするこ
とによりこれを実現することができる。
ダイオードの逆方向電流ＩSを大きくすることで
あり、PN接合ダイオードの接合近傍が、同一基
板上に形成された接合型電界効果トランジスタの
ゲート領域近傍より、結晶欠陥密度を高くするこ
とによりこれを実現することができる。
PN接合ダイオードの逆方向電流ＩSの大きさ
が、電界効果トランジスタのドレイン・ゲート間
の漏れ電流ＩGの10倍以上になるように結晶欠陥
密度を形成することが好ましい。
が、電界効果トランジスタのドレイン・ゲート間
の漏れ電流ＩGの10倍以上になるように結晶欠陥
密度を形成することが好ましい。
このためには、PN接合ダイオードの接合近傍
が、接合型電界効果トランジスタのゲート領域近
傍より、好ましくは結晶欠陥密度について約５倍
ないし1000倍、さらに好ましくは20倍ないし100
倍だけ高くなるように形成される。
が、接合型電界効果トランジスタのゲート領域近
傍より、好ましくは結晶欠陥密度について約５倍
ないし1000倍、さらに好ましくは20倍ないし100
倍だけ高くなるように形成される。
結晶欠陥密度を部分的に高くするための一つの
好ましい方法は、その結晶欠陥密度を高くする部
分に選択的にイオン注入によりヘリウムイオンを
注入する方法である。
好ましい方法は、その結晶欠陥密度を高くする部
分に選択的にイオン注入によりヘリウムイオンを
注入する方法である。
次に図面を参照して本発明を詳細に説明する。
第４図は本発明の一実施例構造図である。１１
はＰ型シリコンの半導体基板で、その不純物濃度
は１×1019cm-3程度である。不純物は主としてボ
ロンである。１２および１３はそれぞれＮ型の島
状領域で、１２を第１の島状領域、１３を第２の
島状領域とする。これらの不純物濃度はいずれも
３×1015cm-3程度であつて、不純物としてはリン
が使用されている。この第１の島状領域１２には
Ｎチヤンネル接合型電界効果トランジスタが形成
され、第２の島状領域１３にはPN接合ダイオー
ドが形成される。
はＰ型シリコンの半導体基板で、その不純物濃度
は１×1019cm-3程度である。不純物は主としてボ
ロンである。１２および１３はそれぞれＮ型の島
状領域で、１２を第１の島状領域、１３を第２の
島状領域とする。これらの不純物濃度はいずれも
３×1015cm-3程度であつて、不純物としてはリン
が使用されている。この第１の島状領域１２には
Ｎチヤンネル接合型電界効果トランジスタが形成
され、第２の島状領域１３にはPN接合ダイオー
ドが形成される。
第４図で１４はボロンを不純物とするゲート領
域で、不純物濃度は約５×1018cm-3である。その
下部１５がチヤンネル領域となる。ゲート領域１
４と半導体基板１１とは、それぞれ重なつた領域
１６によつて電気的に接続されている。すなわ
ち、Ｐ型半導体基板１１もゲートとしてチヤンネ
ル領域１５に作用する。１７および１８はＮ型の
領域１２とオーミツクコンタクトをとるための高
濃度Ｎ型領域で、不純物濃度は約１×1019cm-3で
ある。不純物は主としてリンである。この領域１
７および１８はそれぞれソースコンタクト領域お
よびドレインコンタクト領域となり、それぞれ端
子１９および２０が接続されている。
域で、不純物濃度は約５×1018cm-3である。その
下部１５がチヤンネル領域となる。ゲート領域１
４と半導体基板１１とは、それぞれ重なつた領域
１６によつて電気的に接続されている。すなわ
ち、Ｐ型半導体基板１１もゲートとしてチヤンネ
ル領域１５に作用する。１７および１８はＮ型の
領域１２とオーミツクコンタクトをとるための高
濃度Ｎ型領域で、不純物濃度は約１×1019cm-3で
ある。不純物は主としてリンである。この領域１
７および１８はそれぞれソースコンタクト領域お
よびドレインコンタクト領域となり、それぞれ端
子１９および２０が接続されている。
一方、領域２１は主としてボロンを不純物とす
る領域で、その不純物濃度は５×1018程度であ
る。これは、前述の第２のＮ形の島状領域１３と
の間にPN接合を構成する。この領域２１と前記
ソース端子１９とは電気的に結線される。実際に
は例えばアルミニウム蒸着層を用いてこの結線が
行われるが、第４図では線２２で表示する。２３
は高濃度Ｎ型領域で、Ｎ型の島状領域１３との間
にオーミツクコンタクトをとるためのものであ
る。その不純物濃度は約１×1019cm-3で、主とし
てリンを不純物とする。この領域２３はＰ型半導
体基板１１と電気的に結線される。この結線も例
えばアルミニウム蒸着層により行われるが、ここ
では線２４により表示されている。
る領域で、その不純物濃度は５×1018程度であ
る。これは、前述の第２のＮ形の島状領域１３と
の間にPN接合を構成する。この領域２１と前記
ソース端子１９とは電気的に結線される。実際に
は例えばアルミニウム蒸着層を用いてこの結線が
行われるが、第４図では線２２で表示する。２３
は高濃度Ｎ型領域で、Ｎ型の島状領域１３との間
にオーミツクコンタクトをとるためのものであ
る。その不純物濃度は約１×1019cm-3で、主とし
てリンを不純物とする。この領域２３はＰ型半導
体基板１１と電気的に結線される。この結線も例
えばアルミニウム蒸着層により行われるが、ここ
では線２４により表示されている。
このように構成された半導体装置の等価回路は
第５図のように表わされる。第５図で、２はＮチ
ヤンネル接合型電界効果トランジスタ、３はPN
接合ダイオードである。
第５図のように表わされる。第５図で、２はＮチ
ヤンネル接合型電界効果トランジスタ、３はPN
接合ダイオードである。
ここで本発明独特の特徴について説明すると、
再び第４図に戻つて、電界効果トランジスタのゲ
ート領域１４の近傍の結晶欠陥密度は １×103cm-2ないし５×103cm-2 であるのに対して、ダイオード部分の領域２１の
近傍の結晶欠陥密度は ５×104cm-2ないし５×105cm-2 となるように形成されている。この形成方法の一
例は、領域２１に選択的に、イオン注入法により
ヘリウムイオンを注入エネルギー約170keV、ド
ーズ量約１×1015cm-2でイオン注入することによ
り得られる。
再び第４図に戻つて、電界効果トランジスタのゲ
ート領域１４の近傍の結晶欠陥密度は １×103cm-2ないし５×103cm-2 であるのに対して、ダイオード部分の領域２１の
近傍の結晶欠陥密度は ５×104cm-2ないし５×105cm-2 となるように形成されている。この形成方法の一
例は、領域２１に選択的に、イオン注入法により
ヘリウムイオンを注入エネルギー約170keV、ド
ーズ量約１×1015cm-2でイオン注入することによ
り得られる。
このようなヘリウムイオンの注入によつて得ら
れる結晶欠陥密度と、それによつて得られるPN
接合ダイオードの逆方向電流ＩSの実測例を第６
図に示す。第６図は横軸に結晶欠陥密度を、縦軸
に逆方向電流をそれぞれ対数尺で示したもので、
図中×印は実測値である。
れる結晶欠陥密度と、それによつて得られるPN
接合ダイオードの逆方向電流ＩSの実測例を第６
図に示す。第６図は横軸に結晶欠陥密度を、縦軸
に逆方向電流をそれぞれ対数尺で示したもので、
図中×印は実測値である。
第７図はその測定回路図である。すなわちPN
接合ダイオード３に対して、逆方向に電圧ＶRを
0.2V与えて、その電流を測定したものである。
接合ダイオード３に対して、逆方向に電圧ＶRを
0.2V与えて、その電流を測定したものである。
次にこのようにして構成された半導体装置のゲ
ートバイアス電位の安定化効果を説明する。本発
明にかかわる半導体装置の入力インピーダンス
は、約1000MΩあるいはそれ以上であつて、直接
ゲート電極のバイアスＶGを正確に測定する方法
がない。従つて、ゲート・ソース間短絡時のドレ
イン・ソース間の電流ＩDSSと、ゲート・ソース
間開放時のドレイン・ソース間の電流ＩDSOとを
測定することにより、ゲート電極のバイアスＶG
を間接的に測定する。すなわち、上記ＩDSS，ＩD
ＳＯとの間には ＩDSO〓ＶG×ｇn＋ＩDSS (2) なる関係がある。ここにｇnは接合型電界効果ト
ランジスタの相互コンダクタンスである。
ートバイアス電位の安定化効果を説明する。本発
明にかかわる半導体装置の入力インピーダンス
は、約1000MΩあるいはそれ以上であつて、直接
ゲート電極のバイアスＶGを正確に測定する方法
がない。従つて、ゲート・ソース間短絡時のドレ
イン・ソース間の電流ＩDSSと、ゲート・ソース
間開放時のドレイン・ソース間の電流ＩDSOとを
測定することにより、ゲート電極のバイアスＶG
を間接的に測定する。すなわち、上記ＩDSS，ＩD
ＳＯとの間には ＩDSO〓ＶG×ｇn＋ＩDSS (2) なる関係がある。ここにｇnは接合型電界効果ト
ランジスタの相互コンダクタンスである。
第８図は上記ＩDSSおよびＩDSOを実測して、そ
れぞれグラフの横軸および縦軸に表示したもの
で、Ａは本発明実施例装置についてのデータ、Ｂ
はそれと本発明要部以外が同一構造である従来例
装置についてのデータである。第８図からわかる
ように、本発明実施例装置の場合Ａでは、測定さ
れた範囲において、 ＩDSS≒ＩDSO となつていることがわかる。これは上述の(2)式よ
りゲートのバイアス電圧 ＶG≒Ｏ となり、ゲート電位が固定されていることがわか
る。一方、従来例装置ＢではＩDSSとＩDSOは等し
くならず、同様に(2)式からゲートのバイアス電圧
ＶGが変化していることがわかる。このように、
本発明による半導体装置では、ゲート電位を固定
することができる。
れぞれグラフの横軸および縦軸に表示したもの
で、Ａは本発明実施例装置についてのデータ、Ｂ
はそれと本発明要部以外が同一構造である従来例
装置についてのデータである。第８図からわかる
ように、本発明実施例装置の場合Ａでは、測定さ
れた範囲において、 ＩDSS≒ＩDSO となつていることがわかる。これは上述の(2)式よ
りゲートのバイアス電圧 ＶG≒Ｏ となり、ゲート電位が固定されていることがわか
る。一方、従来例装置ＢではＩDSSとＩDSOは等し
くならず、同様に(2)式からゲートのバイアス電圧
ＶGが変化していることがわかる。このように、
本発明による半導体装置では、ゲート電位を固定
することができる。
なお、上記例はＮチヤンネル接合型電界効果ト
ランジスタについて述べたが、Ｐチヤンネル接合
型電界効果トランジスタについても、PN接合ダ
イオードの極性を逆にすることにより同様に本発
明を実施することができる。
ランジスタについて述べたが、Ｐチヤンネル接合
型電界効果トランジスタについても、PN接合ダ
イオードの極性を逆にすることにより同様に本発
明を実施することができる。
以上説明したように、本発明による半導体装置
では、ゲート電位を直流的に固定するために抵抗
器等の外部付加回路を使用しなくとも、十分にゲ
ート電位を直流的に固定させることができる。本
発明の半導体装置を使用する増幅回路、インピー
ダンス変換回路その他の回路では、安定な動作を
行わせることができ、外部付加回路を不要とする
ので、回路の小型化、価格の低減化を達成するこ
とができるとともに、回路装置の信頼性を向上す
ることのできる優れた効果がある。
では、ゲート電位を直流的に固定するために抵抗
器等の外部付加回路を使用しなくとも、十分にゲ
ート電位を直流的に固定させることができる。本
発明の半導体装置を使用する増幅回路、インピー
ダンス変換回路その他の回路では、安定な動作を
行わせることができ、外部付加回路を不要とする
ので、回路の小型化、価格の低減化を達成するこ
とができるとともに、回路装置の信頼性を向上す
ることのできる優れた効果がある。
第１図および第２図は電界効果トランジスタの
ゲート電位を安定させるための従来例回路を示す
図。第３図はドレイン・ゲート間の漏れ電流ＩG
を説明する等価回路図。第４図は本発明実施例半
導体装置の構造図。第５図はその実施例装置の等
価回路図。第６図は結晶欠陥密度をとPN接合ダ
イオードの逆方向電流の関係を示す図。第７図は
その測定回路図。第８図はゲート・ソース間短絡
時のドレイン・ソース間電流ＩDSSとゲート・ソ
ース間開放時のドレイン・ソース間電流ＩDSOと
の関係を示す図。Ａは本発明実施例装置、Ｂは従
来例装置についての実測図を示す。 １１……Ｐ型半導体基板、１２……第１の島状
領域、１３……第２の島状領域、１４……ゲート
領域、１５……チヤンネル領域。
ゲート電位を安定させるための従来例回路を示す
図。第３図はドレイン・ゲート間の漏れ電流ＩG
を説明する等価回路図。第４図は本発明実施例半
導体装置の構造図。第５図はその実施例装置の等
価回路図。第６図は結晶欠陥密度をとPN接合ダ
イオードの逆方向電流の関係を示す図。第７図は
その測定回路図。第８図はゲート・ソース間短絡
時のドレイン・ソース間電流ＩDSSとゲート・ソ
ース間開放時のドレイン・ソース間電流ＩDSOと
の関係を示す図。Ａは本発明実施例装置、Ｂは従
来例装置についての実測図を示す。 １１……Ｐ型半導体基板、１２……第１の島状
領域、１３……第２の島状領域、１４……ゲート
領域、１５……チヤンネル領域。
Claims (1)
- １ 第１導電型の半導体基板上に少なくとも２個
の第２導電型の第１および第２の島状領域が形成
され；この第１の島状領域、この第１の島状領域
の上にこれを横切つて形成された第１導電型のゲ
ート領域、およびこのゲート領域下部に形成され
たチヤンネル領域で構成された接合型電界効果ト
ランジスタと；上記第２の島状領域、およびこの
第２の島状領域上に形成された第１導電型の領域
で構成されたPN接合ダイオードとを含む半導体
装置において；前記PN接合ダイオードの接合近
傍が前記接合型電界効果トランジスタのゲート領
域近傍より結晶欠陥密度が高くなるように形成さ
れたことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15944178A JPS5585055A (en) | 1978-12-21 | 1978-12-21 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15944178A JPS5585055A (en) | 1978-12-21 | 1978-12-21 | Semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5585055A JPS5585055A (en) | 1980-06-26 |
| JPS6141153B2 true JPS6141153B2 (ja) | 1986-09-12 |
Family
ID=15693816
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15944178A Granted JPS5585055A (en) | 1978-12-21 | 1978-12-21 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5585055A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4872176B2 (ja) * | 2001-08-29 | 2012-02-08 | 株式会社デンソー | 接合型ｆｅｔの駆動回路 |
| JP2006279608A (ja) * | 2005-03-29 | 2006-10-12 | Epson Toyocom Corp | 圧電発振器 |
| JP2011217349A (ja) * | 2010-03-19 | 2011-10-27 | Panasonic Corp | 水晶発振回路 |
-
1978
- 1978-12-21 JP JP15944178A patent/JPS5585055A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5585055A (en) | 1980-06-26 |
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