JPS61288771A - 昇圧回路 - Google Patents
昇圧回路Info
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- JPS61288771A JPS61288771A JP12853885A JP12853885A JPS61288771A JP S61288771 A JPS61288771 A JP S61288771A JP 12853885 A JP12853885 A JP 12853885A JP 12853885 A JP12853885 A JP 12853885A JP S61288771 A JPS61288771 A JP S61288771A
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- Pending
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- 230000006641 stabilisation Effects 0.000 claims description 25
- 238000011105 stabilization Methods 0.000 claims description 25
- 238000004804 winding Methods 0.000 claims description 8
- 230000000087 stabilizing effect Effects 0.000 claims 1
- 230000001131 transforming effect Effects 0.000 abstract 1
- 239000003990 capacitor Substances 0.000 description 5
- 238000010586 diagram Methods 0.000 description 5
- 230000007257 malfunction Effects 0.000 description 4
- 238000009499 grossing Methods 0.000 description 3
- 230000003071 parasitic effect Effects 0.000 description 3
- 230000007423 decrease Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000004904 shortening Methods 0.000 description 2
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［技術分野１
本発明は、ＤＣ−ＤＣコンバータを用いた昇圧回路に関
するものである。
するものである。
「背景技術１
第３図は従来例の回路を示すものであり、第３図におい
て、電源としてｎ個の電池を直列接続して電池電源１を
形成している。昇圧主回路２′はスイッチング用トラン
ジスタＱ Ｉ 、発振用トランスＴ等から構成されてい
る。電源１が投入されると、トランスＴの１次巻＋１１
１ ｒ−＋及び抵抗Ｒ３を通ってスイッチングトランジ
スタＱ、のベース電流が流れる。それによりトランジス
タＱ、はオンし始め、トランジスタＱ、のコレクタ電流
■ｃが流れ始める。そしてトランス作用により２次巻線
Ｌ２にはトランジスタＱ、がオンする方向に電圧が発生
して急激にトランジスタＱ、はオン状態になる。
て、電源としてｎ個の電池を直列接続して電池電源１を
形成している。昇圧主回路２′はスイッチング用トラン
ジスタＱ Ｉ 、発振用トランスＴ等から構成されてい
る。電源１が投入されると、トランスＴの１次巻＋１１
１ ｒ−＋及び抵抗Ｒ３を通ってスイッチングトランジ
スタＱ、のベース電流が流れる。それによりトランジス
タＱ、はオンし始め、トランジスタＱ、のコレクタ電流
■ｃが流れ始める。そしてトランス作用により２次巻線
Ｌ２にはトランジスタＱ、がオンする方向に電圧が発生
して急激にトランジスタＱ、はオン状態になる。
そして、コレクタ電流ＩＣは、
ＩＣ”ｈＦＥ・■Ｂ
となり、コレクタ電流ＩＣの増加がこれ以上なくなると
、巻線Ｌ２には今度はトランジスタＱ１を急激にオフす
る方向の電圧が発生する。以降これを繰り返す。トラン
ジスタＱ、がオフ状態の時、整流ダイオードＤ、を通っ
て１ランシスタＱ１がオンの時巻線Ｌ１に蓄えられたエ
ネルギーが放出される。これが平滑用コンデンサＣ２に
より平滑されて負荷４に供給される。ＩＣのようなもの
で構成される安定化制御回路３′は上記平滑用コンデン
サＣ２にて平滑された出力電圧を検出して、所定の基準
電圧と比較し、その比較出力でトランジスタＱ、のオン
期間を長くしたり、短くしたりして制御することで、昇
圧主回路２′の出力電圧を一定となるように安定化して
いる。
、巻線Ｌ２には今度はトランジスタＱ１を急激にオフす
る方向の電圧が発生する。以降これを繰り返す。トラン
ジスタＱ、がオフ状態の時、整流ダイオードＤ、を通っ
て１ランシスタＱ１がオンの時巻線Ｌ１に蓄えられたエ
ネルギーが放出される。これが平滑用コンデンサＣ２に
より平滑されて負荷４に供給される。ＩＣのようなもの
で構成される安定化制御回路３′は上記平滑用コンデン
サＣ２にて平滑された出力電圧を検出して、所定の基準
電圧と比較し、その比較出力でトランジスタＱ、のオン
期間を長くしたり、短くしたりして制御することで、昇
圧主回路２′の出力電圧を一定となるように安定化して
いる。
ところで、スイッチングトランジスタＱ１の自励発振を
強制的にオフさせるためには、トランジスタＱ、のベー
ス電位をベース・エミッタ間電圧Ｖｎｐ以下にクランプ
する必要がある。そのために、従来では例えば安定化制
御回路３′の出力トランジスタＱ、をオープンコレクタ
として、このコレクタをトランジスタＱ、のベースに接
続し、安定化制御回路３′の出力トランジスタＱ３がオ
ンした場合にトランジスタＱ、をオフさせていた。
強制的にオフさせるためには、トランジスタＱ、のベー
ス電位をベース・エミッタ間電圧Ｖｎｐ以下にクランプ
する必要がある。そのために、従来では例えば安定化制
御回路３′の出力トランジスタＱ、をオープンコレクタ
として、このコレクタをトランジスタＱ、のベースに接
続し、安定化制御回路３′の出力トランジスタＱ３がオ
ンした場合にトランジスタＱ、をオフさせていた。
しかしながら、この構成においては、トランジスタＱ、
のベース電位はｔランスＴの２次巻線Ｉ−２によりマイ
ナス電位になる。それにより、トランジスタＱ、のベー
ス・コレクタのｐｎ接合が順バイアスされ、トランジス
タＱ３のベース電位がマイナスになる。これにより、安
定化制御回路３′をＩＣ化した場合、寄生トランジスタ
等の発生により誤動作をする。従来、これを防止するた
めにトランジスタＱ、のベースφエミッタ間にダイオー
ドＤ２を接続していた。つまり、ＤＣ−ＤＣＯンバータ
のトランス作用（巻線１４□）等によるマイナス電位を
ダイオードＤ２によるクランプによって０．６Ｖ以内に
抑えているものである。
のベース電位はｔランスＴの２次巻線Ｉ−２によりマイ
ナス電位になる。それにより、トランジスタＱ、のベー
ス・コレクタのｐｎ接合が順バイアスされ、トランジス
タＱ３のベース電位がマイナスになる。これにより、安
定化制御回路３′をＩＣ化した場合、寄生トランジスタ
等の発生により誤動作をする。従来、これを防止するた
めにトランジスタＱ、のベースφエミッタ間にダイオー
ドＤ２を接続していた。つまり、ＤＣ−ＤＣＯンバータ
のトランス作用（巻線１４□）等によるマイナス電位を
ダイオードＤ２によるクランプによって０．６Ｖ以内に
抑えているものである。
［発明の目的１
本発明は上述の点に鑑みて提供したものであって、安定
化制御回路の制御出力側がマイナス電位になることを防
ぎ、よってマイナス電位による寄生効果により生ずる誤
動作を防止することを目的とした昇圧回路を提供するも
のである。
化制御回路の制御出力側がマイナス電位になることを防
ぎ、よってマイナス電位による寄生効果により生ずる誤
動作を防止することを目的とした昇圧回路を提供するも
のである。
［発明の開示］
以下、本発明の実施例を図面により説明する。
第１図は具体回路図を示すものであり、従来とほぼ同様
に構成された昇圧主回路２と、昇圧主回路２の出力電圧
を安定化させる安定化制御回路３と、安定化制御回路３
の出力を昇圧主回路２のスイッチングトランジスタＱ１
のベースにフィードバックさせるべく本発明の要旨であ
るＰＮＰ型のトランジスタＱ２等から構成されている。
に構成された昇圧主回路２と、昇圧主回路２の出力電圧
を安定化させる安定化制御回路３と、安定化制御回路３
の出力を昇圧主回路２のスイッチングトランジスタＱ１
のベースにフィードバックさせるべく本発明の要旨であ
るＰＮＰ型のトランジスタＱ２等から構成されている。
昇圧主回路２は従来回路よりダイオードＤ２を削除して
いるもので、他の構成は従来と同様である。昇圧主回路
２の出力電圧Ｖｏは安定化制御回路３にて一定の電圧に
安定化され、負荷４に電源として供給している。安定化
制御回路３はコンパレータ５、抵抗Ｒ３〜Ｒ５、ツェナ
ーダイオードＺＤ等から構成され、昇圧主回路２の平滑
用コンデンサＣ２により平滑された出力電圧ＶＯは、抵
抗Ｒ１、Ｒ３の抵抗比で分圧されて、電圧ＶＯ′ を形
成し、この電圧Ｖｏ’がコンパレータ５の反転入力端子
に入力されている。コンパレータ５の非反転入力端子に
は、抵抗Ｒ５及びツェナーダイオードＺＤにより形成さ
れる基準電圧Ｖ ｒｅｆが入力されている。上記トラン
ジスタＱ２のベースは安定化制御回路３のコンパレータ
５の出力端が接続され、コレクタは接地されでいる。ま
た、このトランジスタＱ２のエミッタは昇圧主回路２の
トランジスタＱ１のベースに接続されている。
いるもので、他の構成は従来と同様である。昇圧主回路
２の出力電圧Ｖｏは安定化制御回路３にて一定の電圧に
安定化され、負荷４に電源として供給している。安定化
制御回路３はコンパレータ５、抵抗Ｒ３〜Ｒ５、ツェナ
ーダイオードＺＤ等から構成され、昇圧主回路２の平滑
用コンデンサＣ２により平滑された出力電圧ＶＯは、抵
抗Ｒ１、Ｒ３の抵抗比で分圧されて、電圧ＶＯ′ を形
成し、この電圧Ｖｏ’がコンパレータ５の反転入力端子
に入力されている。コンパレータ５の非反転入力端子に
は、抵抗Ｒ５及びツェナーダイオードＺＤにより形成さ
れる基準電圧Ｖ ｒｅｆが入力されている。上記トラン
ジスタＱ２のベースは安定化制御回路３のコンパレータ
５の出力端が接続され、コレクタは接地されでいる。ま
た、このトランジスタＱ２のエミッタは昇圧主回路２の
トランジスタＱ１のベースに接続されている。
次に、動作を説明する。昇圧主回路２の動作は従来と同
様であるので省略する。コンデンサＣ２より平滑された
電圧が出力され、この電圧を■０とし、抵抗Ｒ１、Ｒ５
により抵抗分割された電圧をＶｏ’ とすると、基準電
圧Ｖ ｒｅｆより電圧■０′の方が大きい時、つまり、
Ｖｏ’ ＞Ｖｒｅｆの時１コンパレータ５の出力がＬレ
ベルとなるため、トランジスタＱ２がオンし、昇圧主回
路２のトランジスタＱ１のオン期間を短（して出力電圧
■０を下げる。
様であるので省略する。コンデンサＣ２より平滑された
電圧が出力され、この電圧を■０とし、抵抗Ｒ１、Ｒ５
により抵抗分割された電圧をＶｏ’ とすると、基準電
圧Ｖ ｒｅｆより電圧■０′の方が大きい時、つまり、
Ｖｏ’ ＞Ｖｒｅｆの時１コンパレータ５の出力がＬレ
ベルとなるため、トランジスタＱ２がオンし、昇圧主回
路２のトランジスタＱ１のオン期間を短（して出力電圧
■０を下げる。
この出力電圧Ｖｏが下がることによって、電圧ＶＯ′も
下がる。反対にＶｏ’ ＜Ｖｒｅｆの時、コンパレータ
５の出力端はＨレベルとなるため、トランジスタＱ２が
オフし、昇圧主回路２のトランシスタＱ、のオン期間を
長くして出力電圧ｖＯを上げる。
下がる。反対にＶｏ’ ＜Ｖｒｅｆの時、コンパレータ
５の出力端はＨレベルとなるため、トランジスタＱ２が
オフし、昇圧主回路２のトランシスタＱ、のオン期間を
長くして出力電圧ｖＯを上げる。
この出力電圧Ｖｏが上がると、電圧Ｖｏ’ も上がる。
このようにして、安定化制御回路３の出力にて昇圧主回
路２を制御することで昇圧回路の出力電圧Ｖｏは安定化
した一定の電圧が得られることになる。第２図は昇圧主
回路２の各部の動作波形図を示すものであり、第２図（
ａ）はトランジスタＱ、のコレクタ・エミッタ間の電圧
ＶＣＦの波形を、同図（ｂ）はトランジスタＱ、のコレ
クタ電流Ｉｃの波形を、同図（ｅ）はコンデンサＣ２に
流れる電流ＩＯの波形を、同図（ｄ）はトランジスタＱ
、のオンオフの動作状態を、同図（ｅ）はトランジスタ
Ｑ２のオンオフの動作状態を夫々示すものである。
路２を制御することで昇圧回路の出力電圧Ｖｏは安定化
した一定の電圧が得られることになる。第２図は昇圧主
回路２の各部の動作波形図を示すものであり、第２図（
ａ）はトランジスタＱ、のコレクタ・エミッタ間の電圧
ＶＣＦの波形を、同図（ｂ）はトランジスタＱ、のコレ
クタ電流Ｉｃの波形を、同図（ｅ）はコンデンサＣ２に
流れる電流ＩＯの波形を、同図（ｄ）はトランジスタＱ
、のオンオフの動作状態を、同図（ｅ）はトランジスタ
Ｑ２のオンオフの動作状態を夫々示すものである。
ここで、トランス作用によりトランジスタＱ、のベース
、すなわち、ＰＮＰ型のトランジスタＱ２のエミッタが
マイナス電位になっても、該トランジスタＱ２のベース
・エミッタのｐｎ接介は逆バイアスされるため、安定化
制御回路３の内部までマイナス電位になることはない。
、すなわち、ＰＮＰ型のトランジスタＱ２のエミッタが
マイナス電位になっても、該トランジスタＱ２のベース
・エミッタのｐｎ接介は逆バイアスされるため、安定化
制御回路３の内部までマイナス電位になることはない。
従って、安定化制御回路３をＩＣ化した場合でもマイナ
ス電位による内部のトランジスタ等が誤動作することは
ないものである。このように、ＤＣ−ＤＣコンバータを
利用した昇圧回路にて入力電圧（電池電圧）が変動して
も、安定な昇圧出力電圧を得るために上述の如く安定化
制御回路３が必要であるが、昇圧主回路２と安定化制御
回路３のインタフェースをＰＮＰ型のトランジスタＱ２
にて構成していることで簡単にしかも低コストでできる
ものである。
ス電位による内部のトランジスタ等が誤動作することは
ないものである。このように、ＤＣ−ＤＣコンバータを
利用した昇圧回路にて入力電圧（電池電圧）が変動して
も、安定な昇圧出力電圧を得るために上述の如く安定化
制御回路３が必要であるが、昇圧主回路２と安定化制御
回路３のインタフェースをＰＮＰ型のトランジスタＱ２
にて構成していることで簡単にしかも低コストでできる
ものである。
［発明の効果１
本発明は上述のように、発振用トランスやスイッチング
素子等がちなり、該スイッチング素子のオンオフ動作に
より発振用トランスの巻線に発生する電圧をスイッチン
グ素子の制御端子に帰還して所定の電圧を出力する昇圧
主回路と、この昇圧主回路からの出力電圧を検知し所定
の基準電圧と比較して、この比較出力を上記スイッチン
グ素子の制御端子にフィードバックして昇圧主回路の出
力電圧を安定制御させる安定化制御回路とを具備し、昇
圧主回路と安定化制御回路との間にＰＮＰ型のトランジ
スタを設け、該ＰＮＰ型のトランジスタのベースに安定
化制御回路の出力端を接続すると共に、エミッタを昇圧
主回路のスイッチング素子の制御端子に接続し、コレク
タを接地したものであるから、発振時におけるトランス
作用によりスイッチング素子の制御端子がマイナス電位
になっても、ＰＮＰ型のトランジスタのエミッタをスイ
ッチング素子の制御端子に接続し、該トランジスタのベ
ースを安定化制御回路の制御端に接続していることで、
トランジスタのベース・エミッタのｐｎ接合が逆バイア
スされるため、安定化制御回路の内部までマイナス電位
になることはなく、そのため、安定化制御回路をＩＣ化
した場合でも寄生効果等により内部のトランジスタ等が
誤動作することがない効果を奏し、しかも、昇圧主回路
と安定化制御回路とのインタフェースをＰＮＰ型のトラ
ンジスタを用いているだけであるから、簡単で低コスト
のインク７エースを構成することができる効果を奏する
ものである。
素子等がちなり、該スイッチング素子のオンオフ動作に
より発振用トランスの巻線に発生する電圧をスイッチン
グ素子の制御端子に帰還して所定の電圧を出力する昇圧
主回路と、この昇圧主回路からの出力電圧を検知し所定
の基準電圧と比較して、この比較出力を上記スイッチン
グ素子の制御端子にフィードバックして昇圧主回路の出
力電圧を安定制御させる安定化制御回路とを具備し、昇
圧主回路と安定化制御回路との間にＰＮＰ型のトランジ
スタを設け、該ＰＮＰ型のトランジスタのベースに安定
化制御回路の出力端を接続すると共に、エミッタを昇圧
主回路のスイッチング素子の制御端子に接続し、コレク
タを接地したものであるから、発振時におけるトランス
作用によりスイッチング素子の制御端子がマイナス電位
になっても、ＰＮＰ型のトランジスタのエミッタをスイ
ッチング素子の制御端子に接続し、該トランジスタのベ
ースを安定化制御回路の制御端に接続していることで、
トランジスタのベース・エミッタのｐｎ接合が逆バイア
スされるため、安定化制御回路の内部までマイナス電位
になることはなく、そのため、安定化制御回路をＩＣ化
した場合でも寄生効果等により内部のトランジスタ等が
誤動作することがない効果を奏し、しかも、昇圧主回路
と安定化制御回路とのインタフェースをＰＮＰ型のトラ
ンジスタを用いているだけであるから、簡単で低コスト
のインク７エースを構成することができる効果を奏する
ものである。
第１図は本発明の実施例の具体回路図、第２図は同上の
動作波形図、第３図は従来例回路図である。 ２は昇圧主回路、３は安定化制御回路、Ｑｌはスイッチ
ング用トランジスタ、Ｑ２はＰＮＰ型のトランジスタ、
Ｔは発振用トランスを示す。
動作波形図、第３図は従来例回路図である。 ２は昇圧主回路、３は安定化制御回路、Ｑｌはスイッチ
ング用トランジスタ、Ｑ２はＰＮＰ型のトランジスタ、
Ｔは発振用トランスを示す。
Claims (1)
- （１）発振用トランスやスイッチング素子等からなり、
該スイッチング素子のオンオフ動作により発振用トラン
スの巻線に発生する電圧をスイッチング素子の制御端子
に帰還して所定の電圧を出力する昇圧主回路と、この昇
圧主回路からの出力電圧を検知し所定の基準電圧と比較
して、この比較出力を上記スイッチング素子の制御端子
にフィードバックして昇圧主回路の出力電圧を安定制御
させる安定化制御回路とを具備し、昇圧主回路と安定化
制御回路との間にＰＮＰ型のトランジスタを設け、該Ｐ
ＮＰ型のトランジスタのベースに安定化制御回路の出力
端を接続すると共に、エミッタを昇圧主回路のスイッチ
ング素子の制御端子に接続し、コレクタを接地して成る
昇圧回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12853885A JPS61288771A (ja) | 1985-06-13 | 1985-06-13 | 昇圧回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12853885A JPS61288771A (ja) | 1985-06-13 | 1985-06-13 | 昇圧回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61288771A true JPS61288771A (ja) | 1986-12-18 |
Family
ID=14987229
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12853885A Pending JPS61288771A (ja) | 1985-06-13 | 1985-06-13 | 昇圧回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61288771A (ja) |
-
1985
- 1985-06-13 JP JP12853885A patent/JPS61288771A/ja active Pending
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