JPS61255390A - Display control system for turning over page - Google Patents

Display control system for turning over page

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JPS61255390A
JPS61255390A JP60096961A JP9696185A JPS61255390A JP S61255390 A JPS61255390 A JP S61255390A JP 60096961 A JP60096961 A JP 60096961A JP 9696185 A JP9696185 A JP 9696185A JP S61255390 A JPS61255390 A JP S61255390A
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JP
Japan
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display
information
page
mask
output means
Prior art date
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JP60096961A
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鎌田 肇
文雄 天野
基光 安達
明彦 小幡
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Fujitsu Ltd
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Fujitsu Ltd
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Anticipated expiration legal-status Critical
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
(57) [Summary] This bulletin contains application data before electronic filing, so abstract data is not recorded.

Description

【発明の詳細な説明】 〔概要〕 ディスプレイ装置において、二つのページの表示情報を
並行して表示する際に、各表示情報の表示範囲を指定す
る情報を持ち、この表示範囲の指定情報を順次に更新す
ることにより、自然なページ捲り表示を実現するもので
ある。
[Detailed Description of the Invention] [Summary] When a display device displays two pages of display information in parallel, it has information that specifies the display range of each display information, and sequentially specifies the display range specification information. By updating to , a natural page-turning display can be realized.

〔産業上の利用分野〕[Industrial application field]

本発明はディスプレイ装置において、自然なページ捲り
表示を可能とするページ捲り表示制御方式に関する。
The present invention relates to a page-turning display control method that enables natural page-turning display in a display device.

ディスプレイ装置を具備する情報処理システムに複数ペ
ージから成る文書を記憶させ、ディスプレイ画面上に各
ページを順次表示させることが広く行われている。
2. Description of the Related Art It is widely practiced to store a document consisting of a plurality of pages in an information processing system equipped with a display device, and to display each page sequentially on a display screen.

かかる場合に、ディスプレイ画面上におけるページの更
新は、用紙に記載された資料のページを捲る状態に極力
近似していることが望ましい。
In such a case, it is desirable that the updating of pages on the display screen be as similar as possible to the state of turning over the pages of materials written on paper.

〔従来の技術〕[Conventional technology]

第4図は従来あるディスプレイ装置の構成を例示する図
であり、第5図は従来あるページ更新を例示する図であ
る。
FIG. 4 is a diagram illustrating the configuration of a conventional display device, and FIG. 5 is a diagram illustrating a conventional page update.

第4図において、メモリ1内には複数ページから成る表
示情報が、ページ単位に格納されている。
In FIG. 4, display information consisting of a plurality of pages is stored in the memory 1 page by page.

当初第5図(alに示す如き文字rAJを描いた第1ペ
ージを表示する指示が入力されると、プロセッサ2はメ
モリ1から第1ページに対応する表示情報p1を続出し
、ディスプレイ制御回路3に伝達する。ディスプレイ制
御回路3は、メモリ1から読出された表示情報p1を、
1ペ一ジ分の表示情報を記憶する容量を有するフレーム
メモリ4に格納した後、並直列変換回路5を介して順次
ディスプレイ6に伝達すると共に、バ・ノファメモリ7
に同情報が格納され、ディスプレイ6上に所定の画像が
表示される。
Initially, when an instruction to display the first page depicting the characters rAJ as shown in FIG. The display control circuit 3 transmits the display information p1 read from the memory 1 to
After storing display information for one page in a frame memory 4 having a capacity to store display information, the display information is sequentially transmitted to a display 6 via a parallel-to-serial conversion circuit 5, and is also transmitted to a display 6 in a barnofa memory 7.
The same information is stored in , and a predetermined image is displayed on the display 6.

次にディスプレイ6の画面を第2ページに更新する指示
が入力されると、プロセッサ2は現在表示中の第1ペー
ジの消去をディスプレイ制御回路3に指示する。ディス
プレイ制御回路3はフレームメモリ4の記憶内容(表示
情@p1)を一旦消去し、第5図(b)に示す如くディ
スプレイ6上に表示中の第1ページを消去する。
Next, when an instruction to update the screen of the display 6 to the second page is input, the processor 2 instructs the display control circuit 3 to erase the first page currently being displayed. The display control circuit 3 once erases the stored contents (display information @p1) of the frame memory 4, and erases the first page being displayed on the display 6 as shown in FIG. 5(b).

次にプロセッサ2は、第5図tc)に示す如き、ページ
の一部が捲られた状態を示す直線図形情報をメモリ1か
ら読出し、ディスプレイ制御回路3に伝達する。ディス
プレイ制御回路3は、伝達された直線図形情報に基づき
、第5図(C)に示す如き図形をディスプレイ6上に表
示する。続いてプロセッサ2は、第5図(d)に示す如
きページが約半分捲られた状態を示す直線図形情報をメ
モリ1から読出し、ディスプレイ制御回路3に伝達し、
ディスプレイ6上に表示させる。
Next, the processor 2 reads linear graphic information from the memory 1 indicating a state in which a part of the page is turned over, as shown in FIG. 5 (tc), and transmits it to the display control circuit 3. The display control circuit 3 displays a figure as shown in FIG. 5(C) on the display 6 based on the transmitted linear figure information. Subsequently, the processor 2 reads linear graphic information from the memory 1 indicating a state in which the page is approximately half turned over, as shown in FIG. 5(d), and transmits it to the display control circuit 3.
It is displayed on the display 6.

最後にプロセッサ2は、第5図te+に示す如く文字r
XJを描いた第2ページに対応する表示情報p2をメモ
リ1から読出し、ディスプレイ制御回路3に伝達する。
Finally, the processor 2 inputs the letter r as shown in FIG. 5 te+.
Display information p2 corresponding to the second page depicting XJ is read from the memory 1 and transmitted to the display control circuit 3.

ディスプレイ制御回路3は、メモリ1から読出された表
示情報p2をフレームメモリ4に格納した後、並直列変
換回路5を介して順次ディスプレイ6に伝達する。以上
により、ディスプレイ6上には第5図telに示す如き
第2ページが表示される。
The display control circuit 3 stores the display information p2 read from the memory 1 in the frame memory 4, and then sequentially transmits it to the display 6 via the parallel-to-serial conversion circuit 5. As a result of the above, the second page as shown in FIG. 5 is displayed on the display 6.

〔発明が解決しようとする問題点〕[Problem that the invention seeks to solve]

以上の説明から明らかな如く、従来あるディスプレイ装
置においては、ディスプレイ6上の画面を次ページに更
新する場合には、一旦前ページの画面を消去した後、ペ
ージ捲りを示す図形を表示した後、次ページの画面をデ
ィスプレイ7上に表示していた為、自然さに欠ける嫌い
があった。
As is clear from the above description, in a conventional display device, when updating the screen on the display 6 to the next page, after first erasing the screen of the previous page, and then displaying a figure indicating page turning, Since the next page screen was displayed on the display 7, there was a dislike for the lack of naturalness.

〔問題点を解決するための手段〕[Means for solving problems]

本発明は下記の手段を講することにより、前記問題点を
解決する。
The present invention solves the above problems by taking the following measures.

第1図は本発明の原理ブロック図である。FIG. 1 is a block diagram of the principle of the present invention.

第1図において、lは画像表示の為の複数のページ情報
等を格納するメモリ、2はそのページ情報を選択して画
像表示を行わせる制御部(プロセッサ)、3はディスプ
レイ制御回路、40は第1のページの表示情報(例えば
前ページ情報)を出力する第1の画像情報出力手段、8
0は第2のページの表示情報(例えば次ページ情報)を
出力する第2の画像情報出力手段、90は第1のページ
情報と第2のページ情報の出力とを同一画面出力上で表
示範囲を選択する為のマスク情報出力手段と、マスク情
報出力手段により画像情報を選択出力する選択出力手段
であり、例えばゲート10.11.12.13等から成
る。
In FIG. 1, 1 is a memory that stores a plurality of page information for image display, 2 is a control unit (processor) that selects the page information and displays the image, 3 is a display control circuit, and 40 is a control unit (processor) that selects the page information and displays the image. first image information output means for outputting display information of the first page (for example, previous page information), 8
0 is a second image information output means that outputs the display information of the second page (for example, next page information), and 90 is a display range for outputting the first page information and the second page information on the same screen output. and a selection output means for selectively outputting image information by the mask information output means, for example, consisting of gates 10, 11, 12, 13, etc.

プロセッサ2の制御の下、第1のページ情報および第2
のページ情報とがそれぞれ第1の画像情報出力手段40
および第2の画像情報出力手段80へ送られて保持され
ると共に、マスク情報出力手段90に格納されたマスク
情報により、第1のページ情報および第2のページ情報
の内、指定された各範囲でディスプレイ6に画像表示さ
れる。
Under the control of processor 2, the first page information and the second
and the page information of the first image information output means 40, respectively.
The mask information sent to and held by the second image information output means 80 and stored in the mask information output means 90 allows each specified range of the first page information and the second page information to be An image is displayed on the display 6.

〔作用〕[Effect]

即ち本発明によれば、第1のページ情報、例えば前ペー
ジのみがディスプレイ6上に表示されている状態から、
マスク情報出力手段90の出力内容の変化に従い、順次
第1、第2の画像情報出力手段からの情報が変更出力さ
れ、マスク情報に従って第2のページ、例えば次ページ
に1替えられ、遂に総て第2の画像情報出力手段からの
出力内容、即ち次ページの情報表示へと移り、自然なペ
ージ捲りが実現可能となる。
That is, according to the present invention, from a state where only the first page information, for example, the previous page, is displayed on the display 6,
According to changes in the output contents of the mask information output means 90, the information from the first and second image information output means is sequentially changed and output, and the information is changed to the second page, for example, the next page, according to the mask information, and finally all of the information is output. The process moves to the output content from the second image information output means, that is, the information display of the next page, and natural page turning becomes possible.

〔実施例〕〔Example〕

以下、本発明の一実施例を図面により説明する。 An embodiment of the present invention will be described below with reference to the drawings.

第2図は本発明の一実施例によるディスプレイ装置の構
成を示す図であり、第3図は第2図におけるページ更新
を例示する図である。なお、全図を通じて同一符号は同
一対象物を示す。
FIG. 2 is a diagram showing the configuration of a display device according to an embodiment of the present invention, and FIG. 3 is a diagram illustrating page updating in FIG. 2. Note that the same reference numerals indicate the same objects throughout the figures.

第2図においては、前ページの表示情報を格納する第一
のフレームメモリ4の他に、次ページの表示情報を格納
する第二のフレームメモリ8と、フレームメモリ4の記
憶内容の表示範囲とフレームメモリ8の記憶内容の表示
範囲とを指定する情報(以後マスク情報mと称する)を
格納するマスクフレームメモリ9と、マスクフレームメ
モリ9の記憶内容によりフレームメモリ4の記憶内容と
フレームメモリ8の記憶内容とを選択してディスプレイ
6に伝達する手段として反転回路10およびゲート11
および12を設ける。プロセッサ2は、マスクフレーム
メモリ9の記憶内容をフレームメモリ4および8の記憶
内容の読出し範囲を順次変化する如く更新する。
In FIG. 2, in addition to the first frame memory 4 that stores the display information of the previous page, there is also a second frame memory 8 that stores the display information of the next page, and the display range of the stored contents of the frame memory 4. A mask frame memory 9 stores information (hereinafter referred to as mask information m) that specifies the display range of the storage contents of the frame memory 8; An inversion circuit 10 and a gate 11 serve as means for selecting and transmitting the stored contents to the display 6.
and 12 are provided. The processor 2 updates the storage contents of the mask frame memory 9 so as to sequentially change the read range of the storage contents of the frame memories 4 and 8.

第2図および第3図において、プロセッサ2は当初、1
ページが総て論理値1に設定されたマスク情報maをマ
スクフレームメモリ9に格納する如くディスプレイ制御
回路3に指示する。その結果ディスプレイ制御回路3は
、マスクフレームメモリ9内に第3図(alに示す如き
マスク情報maを格納する。
In FIGS. 2 and 3, processor 2 is initially
The display control circuit 3 is instructed to store the mask information ma whose pages are all set to logical value 1 in the mask frame memory 9. As a result, the display control circuit 3 stores mask information ma as shown in FIG. 3 (al) in the mask frame memory 9.

先ず、第3図(a)に示す如き文字rAJを描いた第1
ページを表示する指示が入力されると、プロセッサ2は
メモリ1から第1ページに対応する表示情報plを読出
し、ディスプレイ制御回路3に伝達する。ディスプレイ
制御回路3は、メモリ1から読出された表示情報p1を
フレームメモリ4に格納する。またディスプレイ制御回
路3は、フレームメモリ4の記憶内容(表示情報pi)
を順次読出し、並直列変換回路5を介してゲート11に
伝達し、同時にフレームメモリ8の記憶内容を順次読出
し、並直列変換回路14を介してゲート12に伝達し、
更にマスクフレームメモリ9の記憶内容(マスク情報m
 a )も順次読出し、並直列変換回路15を介してゲ
ート11、並びに反転回路10を介してゲート12に伝
達する。現段階では、マスクフレームメモリ9からは全
画面に亙って論理値1に設定されたマスク情報maが読
出される為、ゲート11が常に導通状態、ゲート12が
遮断状態に設定される。その結果ディスプレイ6には全
画面に亙ってフレームメモリ4の記憶内容が伝達され、
第3図(a)に示す如く、第1ページのみがディスプレ
イ6上に表示される。
First, draw the first letter rAJ as shown in Figure 3(a).
When an instruction to display a page is input, processor 2 reads display information pl corresponding to the first page from memory 1 and transmits it to display control circuit 3. The display control circuit 3 stores the display information p1 read from the memory 1 into the frame memory 4. The display control circuit 3 also controls the storage contents (display information pi) of the frame memory 4.
are sequentially read out and transmitted to the gate 11 via the parallel-to-serial conversion circuit 5, and at the same time, the stored contents of the frame memory 8 are sequentially read out and transmitted to the gate 12 via the parallel-to-serial conversion circuit 14,
Furthermore, the memory contents of the mask frame memory 9 (mask information m
a) is also sequentially read out and transmitted to the gate 11 via the parallel-to-serial conversion circuit 15 and to the gate 12 via the inversion circuit 10. At this stage, since the mask information ma set to logical value 1 is read out from the mask frame memory 9 over the entire screen, the gate 11 is always set in a conductive state and the gate 12 is set in a cutoff state. As a result, the stored contents of the frame memory 4 are transmitted to the display 6 over the entire screen,
As shown in FIG. 3(a), only the first page is displayed on the display 6.

次にディスプレイ6の画面を第2ページに更新する指示
が入力されると、プロセッサ2はメモリ1から第2ペー
ジに対応する表示情報p2を読出し、ディスプレイ制御
回路3に伝達する。ディスプレイ制御回路3は、メモリ
1から読出された表示情報p2をフレームメモリ8に格
納する。ディスプレイ制御回路3は前述の如く、フレー
ムメモU 4および8の記憶内容を並行して順次読出し
、各々並直列変換回路5および14を介してゲート11
および12に伝達するが、同時に読出されるマスクフレ
ームメモリ9の記憶内容が更新されぬ限り、依然として
ゲート11が導通状態、ゲート12が遮断状態に設定さ
れる。その結果ディスプレイ6には全画面に亙ってフレ
ームメモリ4の記憶内容(表示情報pi)が伝達され、
フレームメモリ8の記憶内容(表示情報p2)は伝達さ
れぬ為、引続き第3図(alに示す如く、第1ページの
みがディスプレイ6上に表示される。
Next, when an instruction to update the screen of the display 6 to the second page is input, the processor 2 reads display information p2 corresponding to the second page from the memory 1 and transmits it to the display control circuit 3. The display control circuit 3 stores the display information p2 read from the memory 1 into the frame memory 8. As described above, the display control circuit 3 sequentially reads out the stored contents of the frame memos U4 and 8 in parallel, and outputs them to the gate 11 via the parallel-to-serial conversion circuits 5 and 14, respectively.
However, unless the stored contents of the mask frame memory 9 which are simultaneously read out are updated, the gate 11 is still set to the conductive state and the gate 12 is set to the cut-off state. As a result, the stored contents of the frame memory 4 (display information pi) are transmitted to the display 6 over the entire screen,
Since the stored contents of the frame memory 8 (display information p2) are not transmitted, only the first page is subsequently displayed on the display 6 as shown in FIG. 3 (al).

次にプロセッサ2は、第3図(blに示す如き、ページ
の一部が論理値O1他が論理値1に設定される直線図形
情報をメモリ1から読出し、ディスプレイ制御回路3に
伝達する。その結果ディスプレイ制御回路3は、マスク
フレームメモリ9内に第3図(b)に示す如き、ページ
の一部が論理値0、他が論理値1に設定されるマスク情
報mbを格納する。
Next, the processor 2 reads out straight line graphic information from the memory 1 in which a part of the page is set to the logical value O1 and others to the logical value 1, as shown in FIG. 3 (bl), and transmits it to the display control circuit 3. The result display control circuit 3 stores mask information mb in the mask frame memory 9, as shown in FIG. 3(b), in which a part of the page is set to a logical value of 0 and the other part is set to a logical value of 1.

かかる状態で、ディスプレイ制御回路3は前述の如く、
フレームメモリ4および8の記憶内容を並行して順次読
出し、各々並直列変換回路5および14を介してゲート
11および12に伝達し、同時にマスクフレームメモリ
9の記憶内容を順次読出し、並直列変換回路15を介し
てゲート11、並びに反転回路10を介してゲート12
に伝達する。マスクフレームメモリ9から論理値1が読
出される場合は前述の如くゲート11が導通状態、ゲー
ト12が遮断状態に設定されるが、論理値0が読出され
る場合は逆にゲート11が遮断状態、ゲート12が導通
状態となる。その結果マスク情報mbが論理値1に設定
される範囲においては、ディスプレイ6にはフレームメ
モリ4の記憶内容(表示情報pl)が伝達され、フレー
ムメモリ8の記憶内容(表示情報p2)は伝達されぬ為
、第1ページがディスプレイ6上に表示されるが、マス
ク情報mbが論理値Oに設定される範囲においては、デ
ィスプレイ6にはフレームメモリ8の記憶内容(表示情
報p2)が伝達され、フレームメモリ4の記憶内容(表
示情報pi)は伝達されぬ為、第2ページがディスプレ
イ6上に表示される。
In this state, the display control circuit 3 performs the following as described above.
The stored contents of frame memories 4 and 8 are sequentially read out in parallel and transmitted to gates 11 and 12 via parallel-to-serial conversion circuits 5 and 14, respectively, and at the same time, the stored contents of mask frame memory 9 are sequentially read out and transmitted to gates 11 and 12 through parallel-to-serial conversion circuits 5 and 14, respectively. 15 to the gate 11, and the inverting circuit 10 to the gate 12.
to communicate. When a logical value 1 is read from the mask frame memory 9, the gate 11 is set to the conductive state and the gate 12 is set to the cut-off state as described above, but when the logic value 0 is read, the gate 11 is set to the cut-off state. , the gate 12 becomes conductive. As a result, in the range where the mask information mb is set to logical value 1, the storage contents of the frame memory 4 (display information pl) are transmitted to the display 6, and the storage contents of the frame memory 8 (display information p2) are not transmitted. Therefore, the first page is displayed on the display 6, but in the range where the mask information mb is set to the logical value O, the storage contents of the frame memory 8 (display information p2) are transmitted to the display 6, Since the stored contents of the frame memory 4 (display information pi) are not transmitted, the second page is displayed on the display 6.

以上によりディスプレイ6上に表示される画面は第3図
(b)に示す如く、マスク情91mbに対応して第1ペ
ージと第2ページとが部分的に表示される。
As shown in FIG. 3(b), the screen displayed on the display 6 as described above partially displays the first page and the second page corresponding to the mask information 91mb.

更にプロセッサ2は、第3図(C1、更に第3図(d)
に示す如き、論理値0の範囲が約半分、続いて約2/3
と次第に多く設定される直線図形情報をメモリ1から読
出し、ディスプレイ制御4回路3に伝達することにより
、マスクフレームメモリ9内に第3図(C1、更に第3
図(d)に示す如き、論理値0の範囲が約半分、続いて
約2/3と次第に増加したマスク情報mc、続いてmd
を格納させる。
Further, the processor 2 performs the processing in FIG. 3 (C1, and further in FIG. 3(d)
As shown in , the range of logical 0 is about half, then about 2/3
3 (C1, further 3
As shown in Figure (d), the range of logical value 0 is about half, then about 2/3 of the mask information mc, which gradually increases, followed by md.
to be stored.

かかる状態で、ディスプレイ制御回路3は前述の如く、
フレームメモリ4および8の記憶内容を並行して順次読
出し、各々並直列変換回路5および14を介してゲート
11および12に伝達し、並行してマスクフレームメモ
リ9の記憶内容を順次読出し、並直列変換回路15を介
してゲート11、並びに反転回路10を介してゲート1
2に伝達する。その結果ディスプレイ6には、マスク情
報mc、更にはmdが論理値1に設定される範囲におい
てフレームメモリ4の記憶内容(表示情報pi)が伝達
されて第1ページが表示され、マスク情報me、更には
mdが論理値Oに設定される範囲においてフレームメモ
リ8の記憶内容(表示情報p2)が伝達されて第2ペー
ジが表示される。
In this state, the display control circuit 3 performs the following as described above.
The stored contents of the frame memories 4 and 8 are sequentially read in parallel and transmitted to the gates 11 and 12 via the parallel-to-serial conversion circuits 5 and 14, respectively, and the stored contents of the mask frame memory 9 are sequentially read out in parallel, Gate 11 via conversion circuit 15 and Gate 1 via inversion circuit 10
2. As a result, the storage contents of the frame memory 4 (display information pi) are transmitted to the display 6 within the range where the mask information mc and further md are set to logical value 1, and the first page is displayed, and the mask information me, Further, within the range where md is set to the logical value O, the stored contents of the frame memory 8 (display information p2) are transmitted and the second page is displayed.

以上によりディスプレイ6上に表示される画面は、第3
図(C1、更には第3図(dlに示す如く、マスク情1
1mc更にはmdに対応して第1ページの表示範囲が次
第に減少し、第2ページの表示範囲が次第に増加する。
As a result of the above, the screen displayed on the display 6 is the third
As shown in Figure (C1, and also Figure 3 (dl), mask information 1
The display range of the first page gradually decreases and the display range of the second page gradually increases corresponding to 1mc and md.

最後にプロセッサ2は、第3図(e)に示す如きページ
の総てが論理値Oに設定される直線図形情報をメモリ1
から読出し、ディスプレイ制御回路3に伝達し、マスク
フレームメモリ9内に第2図(e)に示す如き、ページ
の総てが論理値Oに設定されるマスク情報meを格納さ
せる。
Finally, the processor 2 stores straight line graphic information in which all pages are set to the logical value O as shown in FIG. 3(e) into the memory 2.
, and transmits it to the display control circuit 3 to store mask information me in which all pages are set to the logical value O as shown in FIG. 2(e) in the mask frame memory 9.

かかる状態で、ディスプレイ制御回路3は前述の如く、
フレームメモリ4および8の記憶内容を並行して順次読
出し、各々並直列変換回路5および14を介してゲート
11および12に伝達し、同時にマスクフレームメモリ
9の記憶内容を順次読出し、並直列変換回路15を介し
てゲート11、並びに反転回路10を介してゲート12
に伝達する。今回は、マスクフレームメモリ9からは全
画面に亙って論理値Oに設定されたマスク情報meが読
出される為、ゲート11が常に導通状態、ゲート12が
遮断状態に設定され、ディスプレイ6には全画面に亙っ
てフレームメモリ8の記憶内容(表示情報p2)が伝達
され、第3図(elに示す如く、第2ページのみがディ
スプレイ6上に表示される。以上によりディスプレイ6
上に表示される画面は、完全に第1ページから第2ペー
ジに更新される。
In this state, the display control circuit 3 performs the following as described above.
The stored contents of frame memories 4 and 8 are sequentially read out in parallel and transmitted to gates 11 and 12 via parallel-to-serial conversion circuits 5 and 14, respectively, and at the same time, the stored contents of mask frame memory 9 are sequentially read out and transmitted to gates 11 and 12 through parallel-to-serial conversion circuits 5 and 14, respectively. 15 to the gate 11, and the inverting circuit 10 to the gate 12.
to communicate. This time, since the mask information me set to the logical value O over the entire screen is read from the mask frame memory 9, the gate 11 is always set to the conductive state, the gate 12 is set to the cut-off state, and the display 6 is The stored contents of the frame memory 8 (display information p2) are transmitted over the entire screen, and only the second page is displayed on the display 6, as shown in FIG.
The screen displayed above is completely updated from the first page to the second page.

以上の説明から明らかな如く、本実施例によれば、ディ
スプレイ6上に表示されている第1ページを第2ページ
に更新する指示が入力されると、プロセッサ2はディス
プレイ制御回路3を制御して、フレームメモリ8に第2
ページの表示情報p2を格納した後、マスクフレームメ
モリ9に格納されるマスク情報を、ページ全体が論理値
1の状態(ma)から次第に論理値Oの範囲を拡大した
状態(mb乃至md)に変更し、最後にページ全体が論
理値Oの状態(me)に変更することにより、恰も第1
ページの用紙を捲って次第に第2ページが現れる如く、
自然に第2ページに移行することとなる。
As is clear from the above description, according to this embodiment, when an instruction to update the first page displayed on the display 6 to the second page is input, the processor 2 controls the display control circuit 3. and then write the second
After storing the page display information p2, the mask information stored in the mask frame memory 9 is changed from a state where the entire page has a logical value of 1 (ma) to a state where the range of logical values O is gradually expanded (mb to md). By changing the state of the entire page to logical value O (me), the first
As if turning over a page of paper and gradually revealing the second page,
This will naturally move to the second page.

なお、第1図乃至第3図はあく迄本発明の一実施例に過
ぎず、例えばマスク情報mの変更過程は図示されるもの
に限定されることは無(、他に幾多の変形が考慮される
が、何れの場合にも本発明の効果は変わらない。またデ
ィスプレイ装置の構成は図示されるものに限定されるこ
とは無く、他に幾多の変形が考慮されるが、何れの場合
にも本発明の効果は変わらない。更に前ページおよび後
ページの記載内容は図示されるものに限定されぬことは
云う迄も無い。
Note that FIGS. 1 to 3 are only one embodiment of the present invention, and the process of changing the mask information m is not limited to what is shown in the figures (although many other modifications may be considered). However, the effect of the present invention remains the same in either case.Also, the configuration of the display device is not limited to that shown in the drawings, and many other modifications may be considered; However, the effects of the present invention remain the same.Furthermore, it goes without saying that the contents of the front and rear pages are not limited to what is shown in the figures.

〔発明の効果〕〔Effect of the invention〕

以上、本発明によれば、前記ディスプレイ装置において
、前ページのみがディスプレイ上に表示されている状態
から、順次次ページに1替えられ、遂に総て次ページの
みが表示されることとなり、自然なページ捲りが実現可
能となる。
As described above, according to the present invention, in the display device, the state in which only the previous page is displayed on the display is sequentially changed to the next page, and finally only the next page is displayed in a natural manner. Page turning becomes possible.

【図面の簡単な説明】[Brief explanation of the drawing]

第1図は本発明の原理ブロック図、第2図は本発明の一
実施例によるディスプレイ装置の構成を示す図、第3図
は第2図におけるページ更新を例示する図、第4図は従
来あるディスプレイ装置の構成を例示する図、第5図は
従来あるページ更新を例示する図である。 図において、1はメモリ、2はプロセッサ、3はディス
プレイ制御回路、4および8はフレームメモリ、5.1
4および15は並直列変換回路、6はディスプレイ、9
はマスクフレームメモリ、10は反転回路、11および
12はゲート、4゜は第1の画像情報出力手段、80は
第2の画像情報出力手段、90はマスク情報出力手段、
100は選択出力手段、ma乃至meはマスク情報、p
第 2 悶
FIG. 1 is a block diagram of the principle of the present invention, FIG. 2 is a diagram showing the configuration of a display device according to an embodiment of the present invention, FIG. 3 is a diagram illustrating page updating in FIG. 2, and FIG. 4 is a conventional diagram. FIG. 5 is a diagram illustrating the configuration of a certain display device, and FIG. 5 is a diagram illustrating a conventional page update. In the figure, 1 is a memory, 2 is a processor, 3 is a display control circuit, 4 and 8 are frame memories, 5.1
4 and 15 are parallel-serial conversion circuits, 6 is a display, 9
10 is a mask frame memory, 10 is an inversion circuit, 11 and 12 are gates, 4° is a first image information output means, 80 is a second image information output means, 90 is a mask information output means,
100 is selection output means, ma to me are mask information, p
Second agony

Claims (1)

【特許請求の範囲】 直線等を高速に描画可能なディスプレイ制御回路を具備
するディスプレイ装置において、 第1のページの表示情報を出力する第1の画像情報出力
手段(40)と、 第2のページの表示情報を出力する第2の画像情報出力
手段(80)と、 前記第1のページの表示情報の表示範囲と前記第2のペ
ージの表示情報の表示範囲とを指定する情報を出力する
マスク情報出力手段(90)と、該マスク情報出力手段
の出力内容により前記第1の画像情報出力手段と前記第
2の画像情報出力手段との出力情報を選択してディスプ
レイに伝達する選択出力手段(100)とを設け、 前記第1のページの表示情報と、前記第2のページの表
示情報とを順次変化する如く更新表示することを特徴と
するページ捲り表示制御方式。
[Scope of Claims] A display device equipped with a display control circuit capable of drawing straight lines and the like at high speed, comprising: a first image information output means (40) that outputs display information of a first page; and a second page. a second image information output means (80) for outputting display information; and a mask for outputting information specifying a display range of the display information of the first page and a display range of the display information of the second page. information output means (90); and selection output means (90) for selecting output information from the first image information output means and the second image information output means based on the output contents of the mask information output means and transmitting the selected information to the display. 100), and the page turning display control method is characterized in that the display information of the first page and the display information of the second page are updated and displayed so as to change sequentially.
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