JPS6122656A - 発振用トランジスタ素子 - Google Patents

発振用トランジスタ素子

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JPS6122656A
JPS6122656A JP59141375A JP14137584A JPS6122656A JP S6122656 A JPS6122656 A JP S6122656A JP 59141375 A JP59141375 A JP 59141375A JP 14137584 A JP14137584 A JP 14137584A JP S6122656 A JPS6122656 A JP S6122656A
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chip
transistor
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賢三 和田
Eiji Nagata
英司 永田
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NEC Corp
Nippon Electric Co Ltd
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 本発明は発振器に使用する発振用トランジスタ素子に関
するものである。
〔従来技術〕
発振器に使用する発振用トランジスタ素子は。
発振用のトランジスタチップをパッケージに実装したも
のである。
第１図はトランジスタチップとしてＦＥＴチップを用い
た場合における従来の発振用トランジスタ素子の構成を
示した図であって、（ａ）はキャップを外して上部から
見た図、（ｂ）は（ａ）図の中央をＡＡ’で切断した一
部断面図である。第１図において、１はパッケージ、２
はパンケージのゲート電極リード線、３はパッケージの
引出し電極、４はゲート側ボンディングワイアー、５は
ドレイン側ワイアー、６はＦＥＴチップ、　　７，８゜
９はそれぞれＦＥＴチップのゲート電極、ドレイン電極
、ンース電極、１０はパッケージのンース電極、１１は
パッケージのドレイン電極リードワイアーである。
第２図は上記のトランジスタ素子（パッケージ入すＦＥ
Ｔ）を帯域反射型発振器用にドレイン接地で使用した場
合の回路構成を示す図である。
この場合本来のドレインをンースに２本来のンースをド
レインに使用しているが、実際にはよく使用されている
回路である。図においてＳはンース、Ｄはドレイン、Ｇ
はゲート、Ｌ（Ｌ、とＬ２の総称、以下同様）はチョー
クコイル、Ｒはバイアス抵抗であり、１２は第１図のパ
ッケージ入りＦＥＴ素子である。
第３図は第２図の回路の等価回路を示す図である。第６
図において、ＬＧはゲート側ポンディ　、ングワイアー
のインダクタンス、ＣＧはパッケージのゲート引出し電
極容量、Ｌ８はンース側ボンディングワイアーのインダ
クタンス、Ｃ８はパッケージのンース引出し電極容量＋
　ＹＳはＤＣバイアスフィードラインのサセプタンスで
ある。また、　ＦＥＴチップ６の等価回路は、一般によ
く使用される簡略化モデルである。このような構成にお
いて、ゲートからみたインピーダンスＺｉｎが負性抵抗
を示せばこのＦＥＴチップ６は発振可能となる。従来使
用してきたトランジスタ素子における代表的な値は、’
Ｌｏ−ｉ＝Ｌｓ中０．２〜０．５　ｎＨ。
Ｃ，＋ＣＳ中０．３〜０．６ＰＦである。実際に存在す
るＦＥＴテップ６の内部定数を入れてパッケージ入りＦ
ＥＴ　１２のゲートから見たインピーダンスＺｉｎを計
算すると、Ｘ帯以上では外部サセプタンスｙｓを適切な
値にしないと負性抵抗を示さない。
また、外部サセプタンスＹｓを選んで負性抵抗が得られ
た場合でも１位相回転はＸ帯以上では非常に速い。トラ
ンジスタ素子のゲートからみたインピーダンスｚｉｎを
実測した場合にも、はぼ同じ傾向が得られる。従って、
従来のトランジスタ素子をＸ帯以上で発振器用に使用し
た場合、外部サセプタンスＹｓの調整が必要であるし、
また＋　ｚｉｎの位相回転が速いので、広帯域に渡って
安定に発振させることが困難であった。
〔発明の目的〕
したがって本発明の目的は、Ｘ帯以上においても、外部
回路の調整が不要で、而も安定に且つ広帯域な周波数範
囲に亘って発振させることができる発振用トランジスタ
素子を得ようとするものである。
〔発明の構成〕
本発明によれば１発振用のトランジスタチップをパッケ
ージに実装したトランジスタ素子において、前記パッケ
ージ内に前記トランジスタチップと並んで、上面に、前
記トランジスタチップの出力電極と前記パッケージの出
力引出しリード電極の間に電気的に接続され、使用周波
数帯にて高インピーダンスとなる量のインダクタンスを
得られるような伸長された等価ライン長を形成した絶縁
板を設けたことを特徴とする発振用トランジスタ素子が
得られる。
〔実施例〕
第４図は本発明の一実施例の構成をパッケージカバーを
取除いて示した図である。第１図と同じものには同じ参
照数字を付しである。第４図において、２１はアルミナ
セラミック絶縁板。
２２はボンディンググランド用導体パターン、２３はボ
ンディングワイアーである。本発明のトランジスタ素子
をドレイン接地で使用した時の等価回路は、全体として
は従来と同様第３図で示される。しかし個々についてい
えば、ドレイン側ボンディングワイアー５のインダクタ
ンスＬｓとしてＸ帯以上で高インピーダンスとなる４〜
５ｎＨ以上のものを設けている。ｔｉゲート側ボンディ
ングワイアー４のインダクタンスＬ。は。
ＦＥＴチップ６のゲート側の電極容量Ｃ６Ｄに対応して
値を決めている。−例としてＣ６中０．４ＰＦ前後のパ
ッケージを使用し＋ＣＧ中０．４ＰＦ前後のＦＥＴチッ
プを用いた場合、Ｌｏ中０．３ｎＨ前後となるようなボ
ンディングワイアー４を設けている。
以上の定数によす＋ｚｊｎを計算すると１位相回転がＸ
帯以上でも小さく、利得も発振器用として十分な値が得
られる。特に、Ｌｓの大きな値による効果として、　Ｆ
ＥＴチップのドレイン電極８とパンケージのドレインリ
ード１１間が高周波的に絶縁されているため、外部回路
のサセプタンスＹｓの影響を受けにくい。
第５図は本発明の構成によるトランジスタ素子のドレイ
ン接地でのゲートからみだインビーダンスＺｉｐを実測
した結果を実線Ａ（測定点は０印ンで示した図（１／Ｐ
プレーン）である。どの図には同時に従来構成のトラン
ジスタ素子の実測値を破線Ｂ（測定点は×印ンで示しで
ある。
両者の特性を比較するとすぐ分るように、特にＸ帯以上
において特性の改善に著しい差があることが分る。
第６図は第４図のアルミセラミック板２１と同じ絶縁板
２１′に、ボンディングワイアー乙の代りに微細導体パ
ターン冴を使用した例を示している。この場合でも前記
の実施例と全く同じようにインピーダンスＺｉｎの改善
効果が得られる。
第７図は３つの絶縁板２５　、２５／　、　２５／／を
設け、これをボンディングワイアー２６で結んだ他の例
を示しだ図である。これは構造上単一の基板が使用でき
ないときに用いるもので９機能的には第４図の場合と全
く同じでちる。
〔発明の効果〕
以上の説明から分るように、Ｘ帯以上の発振器において
は９本発明によるトランジスタ素子を使用すれば、容易
に広帯域に亘って安定な発振を得ることができる。
【図面の簡単な説明】
第１図は従来の発振用トランジスタ素子の構成を示しだ
図、第２図は第１図のトランジスタ素子をドレイン接地
で使用する場合の回路構成を示す図、第３図は第２図の
回路の等価回路を示す図、第４図は本発明の一実施例の
構成をパック−シカバーを取り除いて示した図、第５図
は第４図のようなトランジスタ素子のドレイン接地での
ゲートからみだインピーダンスＺｊｎの実測値を従来の
ものと比較して示した図、第６図は本発明のトランジス
タ素子に用いる。伸長された等価ライン長を形成した絶
縁板の他の例を示した図、第７図は同じく複数の絶縁板
を設け、これにボンディングワイアーを施した図である
。 記号の説明＝１はパンヶー乙　２はゲート電極リードワ
イアー、３は引出しリード電極、６はＦＥＴチップ、７
はゲート電極、８はドレイン１１極、１１はドレイン電
極リードワイアー、、、１２ハパッケージ入りＦＥＴ、
２１と２１′はアルミセラミック基板（絶縁板）、２３
はボンディングワイ、アー、２４は微細導体パターン＋
　２５　、２５’　、　２５ｕは絶縁板をそれぞれ示し
ている。 ｊ（埋入（７１２７）弁理士後藤洋介 −吻　　　−Ｖｓ ・−第３図 Ｙｓ：外音ｐｔ７乞ブグ〉ス ｚＬｎ：ケートかうみｔ；インヒータレス第４図 第６図

Claims (1)

    【特許請求の範囲】
  1. （１）発振用のトランジスタチップをパッケージに実装
    したトランジスタ素子において、前記パッケージ内に前
    記トランジスタチップと並んで、上面に、前記トランジ
    スタチップの出力電極と前記パッケージの出力引出しリ
    ード電極の間に電気的に接続され、使用周波数帯にて高
    インピーダンスとなる量のインダクタンスを得られるよ
    うな伸長された等価ライン長を形成した絶縁板を設けた
    ことを特徴とする発振用トランジスタ素子。
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