JPS61198817A - Composite circuit combining bipolar transistor and field effect transistor - Google Patents

Composite circuit combining bipolar transistor and field effect transistor

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JPS61198817A
JPS61198817A JP60271518A JP27151885A JPS61198817A JP S61198817 A JPS61198817 A JP S61198817A JP 60271518 A JP60271518 A JP 60271518A JP 27151885 A JP27151885 A JP 27151885A JP S61198817 A JPS61198817 A JP S61198817A
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Abstract

PURPOSE:To reduce input capacity and to attain high speed operation by switching the 4th field effect transistor (TR) depending on output fluctuation. CONSTITUTION:When an input V1 is switched from a low level to a high level, a PMOS 21 is turned on and an NMOS 71 is turned on and the base of the 1st NPN 11 goes to a low level, then the 1st NPN 11 and NMOS 51 are turned off. On the other hand, since an NMOS 31 is turned on, the 2nd NPN 12 is turned on and the output V0 is switched from a high level to a low level. When the input V1 is switched from a high level to a low level, the NMOS 31 and the 2nd NPN 12 are turned off. On the other hand, when the PMOS 21 is turned on and the NMOS 41 is turned off, then the base of the 1st NPN 11 is switched to high level, the 1st NPN and the NMOS 51 are turned on and the output V0 is switched from a low level to a high level. A gate G of the NMOS 51 is connected to a base B of the 1st NPN 11 so as to be responded to the output of a CMOS circuit comprising the PMOS 21 and the NMOS 41.

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は複合回路に係り、特にバイポーラトランジスタ
と電界効果トランジスタとを組み合わせた複合回路に関
する。
DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a composite circuit, and particularly to a composite circuit that combines a bipolar transistor and a field effect transistor.

〔従来の技術〕[Conventional technology]

相補型電界効果トランジスタを用いた論理回路としでは
、第1図(a)に示す様にインバータ回路、第1図(b
)に示す様な2人カNAND回路等のNAND回路、第
1図(c)に示す様な2人力NOR回路等のNOR回路
がよく知られている。
Logic circuits using complementary field effect transistors include an inverter circuit as shown in Fig. 1(a), and an inverter circuit as shown in Fig. 1(b).
NAND circuits such as the two-person NAND circuit shown in ) and NOR circuits such as the two-person NOR circuit shown in FIG. 1(c) are well known.

第1図に於いて、101,102,103,104゜1
05はP−チャネル絶縁ゲート電界効果トランジスタ(
または、P−チャネル金属・酸化膜・半導体電界効果ト
ランジスタとも言うが以下単に    。
In Figure 1, 101, 102, 103, 104°1
05 is a P-channel insulated gate field effect transistor (
It is also referred to as a P-channel metal/oxide film/semiconductor field effect transistor, hereinafter simply referred to as a P-channel metal/oxide film/semiconductor field effect transistor.

2MO8と称す)であ)J、106,107,108゜
109.110はN−チャネル絶縁ゲート電界効果トラ
ンジスタ(または、N−チャネル金属・酸化膜・半導体
電界効果トランジスタと言うが、以下単にNMO8と称
す)である。
2MO8) J, 106, 107, 108゜109.110 is an N-channel insulated gate field effect transistor (or an N-channel metal-oxide-semiconductor field-effect transistor, hereinafter simply referred to as NMO8). ).

第1図に示す様な相補型電界効果トランジスタ論理回路
と同一の論理機能を行う、相補型電界効果トランジスタ
とバイポーラトランジスタとを組み合わせた複合回路と
しては、例えば第2図に示す様なインバータ回路が知ら
れている。(例えば、U S P3,541,353参
照) コノインバータ回路t*PMo S 201. NMO
5202、NPNバイポーラトランジスタ(以下単にN
PNと称す)211− PNPバイポーラトランジスタ
(以下単にPNPと称す)212から構成される。この
回路に於いては、入力221が“0”レベルの時、PM
O8201はオンとなりNMO3202はオフとなる。
For example, an inverter circuit as shown in FIG. 2 is a composite circuit that combines a complementary field effect transistor and a bipolar transistor that performs the same logic function as the complementary field effect transistor logic circuit shown in FIG. 1. Are known. (See, for example, US P3,541,353) Conoinverter circuit t*PMo S 201. N.M.O.
5202, NPN bipolar transistor (hereinafter simply referred to as N
PN) 211-PNP bipolar transistor (hereinafter simply referred to as PNP) 212. In this circuit, when the input 221 is at the "0" level, the PM
O8201 is turned on and NMO3202 is turned off.

したがってNPN211とPNP212のベース電位要
上昇し、NPNはオンとなりPNP212はオフとなり
、出力222は1”レベルとなる。入力221が1′1
”レベルの時、PMO8201はオフとなりNMOS 
202はオンとなる。したがってNPN211とPNP
212のベース電位が低下し、NPN211はオフとな
りPNP212はオンとなり、出力222は“0”レベ
ルとなる。
Therefore, the base potentials of NPN211 and PNP212 rise, NPN is turned on and PNP212 is turned off, and the output 222 becomes 1'' level.The input 221 becomes 1'1
” level, PMO8201 turns off and NMOS
202 is turned on. Therefore, NPN211 and PNP
The base potential of NPN 212 decreases, NPN 211 turns off, PNP 212 turns on, and output 222 becomes "0" level.

〔発明が解決しようとする問題点〕[Problem that the invention seeks to solve]

しかし、バイポーラトランジスタがNPN211とPN
P 212の相補型を用いており、そのスイッチング特
性を合わせるのが困難である。
However, bipolar transistors are NPN211 and PN
A complementary type of P212 is used, and it is difficult to match the switching characteristics.

また、アイ・イー・イー・イー トランザクション エ
レクトロン デバイス、 1969年11月。
Also, IEE Transaction Electron Device, November 1969.

p 945〜951  (IEEE Trans El
ectronDavices、voQ、ED−16,N
il 1.Nov、1969゜p945〜951)のF
ig、8 には、第3図に示す様なインバータ回路が記
載されている。
p 945-951 (IEEE Trans El
ectronDavices, voQ, ED-16,N
il 1. Nov, 1969゜p945-951)
ig, 8, an inverter circuit as shown in FIG. 3 is described.

コノインバータ回路はPMO8201,NMO8202
、第1のNPN301、第2のN P N302から構
成される。このインバータ回路では第1及び第2のNP
N301,302がオフになるとき、ベースに蓄積した
寄生電荷を強制的に抜取る手段がないため該NPN30
1,302がオフに切換わる時間が長くなる。そのため
第1.第2のNPN301,302がともにオンとなる
状態が長く続き、消費電力が増加するだけでなくスイッ
チング時間も遅くなる。
Cono inverter circuit is PMO8201, NMO8202
, a first NPN 301, and a second NPN 302. In this inverter circuit, the first and second NP
When NPN301 and N302 turn off, there is no way to forcibly extract the parasitic charge accumulated in the base, so the NPN30
1,302 is switched off longer. Therefore, the first. Both the second NPNs 301 and 302 remain on for a long time, which not only increases power consumption but also slows down the switching time.

さらに、上記文献のFig、10 には、第4図に示す
様なインバータ回路が記載されている6第4図のインバ
ータ回路は、第3図のインバータ回路に、NMO820
3及びPMOS204を設けた構成となっている。NM
O8203は第1のNPN301がオンからオフになる
とき、ベースに蓄積した寄生電荷を強制的に抜取る手段
を構成し、PMO8204は第2のNPN302がオン
からオフになるとき、ベースに蓄積した寄生電荷を強制
的に抜取る手段であり、これらによってFig、2 の
インバータ回路よりは、若干、高速性が得られるが、N
MO8203とPMO8204が入力INに接続される
ので、入力容量が大きくなり、回路の高速性が得られな
いという問題がある。
Furthermore, in Fig. 10 of the above document, an inverter circuit as shown in FIG. 4 is described.6 The inverter circuit in FIG.
3 and a PMOS 204. N.M.
The O8203 constitutes a means for forcibly extracting the parasitic charge accumulated in the base when the first NPN 301 is turned from on to off, and the PMO8204 constitutes a means for forcibly extracting the parasitic charge accumulated in the base when the second NPN 302 is turned from on to off. This is a means of forcibly extracting the charge, and although it is possible to obtain a slightly higher speed than the inverter circuit in Fig. 2,
Since the MO8203 and PMO8204 are connected to the input IN, the input capacitance becomes large and there is a problem that the high speed of the circuit cannot be achieved.

これらの従来の技術では、バイポーラトランジスタと電
界効果トランジスタとの各々の特徴を活かした低消費電
力性と高速性が得られないという問題点がある。
These conventional techniques have a problem in that low power consumption and high speed cannot be achieved by taking advantage of the respective characteristics of bipolar transistors and field effect transistors.

本発明の目的は、以上述べた様な従来の複合回路の欠点
を除去し、バイポーラトランジスタ及び電界効果トラン
ジスタからなる高速で低消費電力の複合回路を提供する
ことにある。
SUMMARY OF THE INVENTION An object of the present invention is to eliminate the drawbacks of conventional composite circuits as described above, and to provide a high-speed, low power consumption composite circuit consisting of bipolar transistors and field effect transistors.

〔問題点を解決するための手段〕[Means for solving problems]

上記目的を達成する本発明の特徴とするところは、相補
型電界効果トランジスタ論理回路と同一の論理機能を行
うバイポーラトランジスタと相補型電界効果トランジス
タとの複合回路に於いて、・一方導電型のコレクタが第
1の電位に、一方導電型のエミッタが出力に接続される
第1のバイポーラトランジスタと、 ・一方導電型のコレクタが上記出力に、一方導電型のエ
ミッタが第2の電位に接続される第2のバイポーラトラ
ンジスタとを有し、 ・上記第1のバイポーラトランジスタのベース・コレク
タ間に、上記相補型電界効果トランジスタ論理回路中の
他方導電型電界効果トランジスタ回路と同一回路形式の
第1の電界効果トランジスタ回路を設け、 ・上記第1のバイポーラトランジスタのベースと上記第
2の電位との間に上記相補型電界効果トランジスタ論理
回路中の一方導電型電界効果トランジスタ回路と同一回
路形式の第2の電界効果トランジスタ回路を設け、 ・上記第2のバイポーラトランジスタのベース・コレク
タ間に、上記相補型電界効果トランジスタ論理回路中の
一方導電屋電界効果トランジスタと同一回路形式の第3
の電界効果トランジスタ回路を設け。
The present invention is characterized in that, in a composite circuit of a bipolar transistor and a complementary field effect transistor that performs the same logical function as a complementary field effect transistor logic circuit, a collector of one conductivity type is used. a first bipolar transistor, the emitter of one conductivity type being connected to a first potential, the emitter of one conductivity type being connected to the output, and the collector of one conductivity type being connected to the output, and the emitter of one conductivity type being connected to a second potential; a second bipolar transistor, - a first electric field having the same circuit type as the other conductivity type field effect transistor circuit in the complementary field effect transistor logic circuit, between the base and collector of the first bipolar transistor; An effect transistor circuit is provided between the base of the first bipolar transistor and the second potential, and a second conductivity type field effect transistor circuit having the same circuit type as the one conductivity type field effect transistor circuit in the complementary field effect transistor logic circuit. A field effect transistor circuit is provided, between the base and collector of the second bipolar transistor, a third bipolar transistor having the same circuit type as one conductive field effect transistor in the complementary field effect transistor logic circuit.
A field effect transistor circuit is provided.

・上記第2のバイポーラトランジスタのベースと上記第
2の電位との間に、上記第1の電界効果トランジスタ回
路と上記第2の電界効果トランジスタ回路とによって構
成される相補型電界効果トランジスタ回路の出力に応答
する一方導電型の第4の電界効果トランジスタ回路を設
け。
- An output of a complementary field effect transistor circuit constituted by the first field effect transistor circuit and the second field effect transistor circuit, between the base of the second bipolar transistor and the second potential. A fourth field effect transistor circuit of one conductivity type is provided which is responsive to.

・上記第1.第2.第3の電界効果トランジスタ回路に
は、上記相補型電界効果トランジスタ論理回路中の対応
する電界効果トランジスタと同一の入力を印加する ことにある。
・Above 1. Second. The third field effect transistor circuit is provided with the same input as the corresponding field effect transistor in the complementary field effect transistor logic circuit.

本発明の他の目的及び特徴は、以上に述べる実施例の説
明から明らかとなろう。
Other objects and features of the invention will become apparent from the above description of the embodiments.

〔作用〕[Effect]

第4の電界効果トランジスタは、出力の変動によってス
イッチングされる。従って、入力容量が小さくなり、高
速動作が可能となる。
The fourth field effect transistor is switched by the variation of the output. Therefore, the input capacitance is reduced and high-speed operation is possible.

〔実施例〕〔Example〕

次に本発明を実施例に基づき具体的に説明する。 Next, the present invention will be specifically explained based on examples.

〈実施例1〉 第5図は本発明の一実施例を示す回路図である。<Example 1> FIG. 5 is a circuit diagram showing one embodiment of the present invention.

図において、21は他方導電型電界効果トランジスタで
あるPMO8,31,41,51は一方導電型電界効果
トランジスタであるNMO8,11、及び12は第1、
及び第2のNPNである。
In the figure, 21 is the other conductivity type field effect transistor, PMO 8, 31, 41, 51 is the one conductivity type field effect transistor, NMO 8, 11, and 12 are the first,
and a second NPN.

第1のNPNIIのNコレクタCは、第1の電位となる
電源電位Vccの電源端子95に接続され、Nエミッタ
Eは出力Voの端子90に接続される。
The N collector C of the first NPNII is connected to the power supply terminal 95 of the power supply potential Vcc, which is the first potential, and the N emitter E is connected to the terminal 90 of the output Vo.

第2のNPNI2のNコレクタCは、出力V。The N collector C of the second NPNI2 has an output V.

の端子90に接続され、NエミッタEは第2の電位とな
る接地電位GNDに接続される。  ・第1のNPNl
lのベースB・コレクタC間には、Fig、 1 (a
)に示すCMOSインバータ回路中のPMO8101と
同一回路形式のPMO821が設けられる。即ち、PM
O821のソースSは電源端子95及び第1のNPNI
IのコレクタCに、また、ドレインDは第1のNPNI
 1のベースBに接続される。
The N emitter E is connected to the ground potential GND, which is the second potential.・First NPNl
Between the base B and collector C of l, there is a
A PMO 821 having the same circuit type as the PMO 8101 in the CMOS inverter circuit shown in ) is provided. That is, P.M.
The source S of O821 is the power supply terminal 95 and the first NPNI
The collector C of I, and the drain D of the first NPNI
1 base B.

第1のNPNIIのベースBと接地電位GNDとの間に
、Fig、 1  (a)に示すCMOSインバータ回
路中のNMOS106と同一回路形式のNMOS41が
設けられる。即ち、NMOS41のドレインDは第1の
NPNIIのベースB、及びPMO821のドレインD
に、またソースSは接地電位GNDに接続される。
An NMOS 41 having the same circuit type as the NMOS 106 in the CMOS inverter circuit shown in FIG. 1(a) is provided between the base B of the first NPNII and the ground potential GND. That is, the drain D of the NMOS 41 is connected to the base B of the first NPNII and the drain D of the PMO 821.
Furthermore, the source S is connected to the ground potential GND.

第2のNPNI2のベースB・コレクタC間には、Fi
g、 1 (a)に示すCMOSインバータ回路中のN
MOS106と同一回路形式のNMOS31が設けられ
る。即ち、NMOS31のドレインDは、第2のNPN
I 2のコレクタC1第1のNPNllのエミッタE、
及び出力端子90に、また、ソースSは第2のNPNI
2のベースBに接続される。
Fi is connected between the base B and collector C of the second NPNI2.
g, 1 N in the CMOS inverter circuit shown in (a)
An NMOS 31 having the same circuit type as the MOS 106 is provided. That is, the drain D of the NMOS 31 is connected to the second NPN
I 2 collector C1 emitter E of the first NPNll,
and the output terminal 90, and the source S is connected to the second NPNI
Connected to base B of 2.

第2のNPNI2のベースBと接地電位GNDとの間に
、PMO321とNMOS41とによって構成されるC
MOSインバータ回路の出力に応答するNMOS51が
設けられる。即ち、NMOS51のゲートGは、PMO
821とNMO841とによって構成されるCMOSイ
ンバータ回路の出力に応答する様に、第1のNPNI 
1のベースBに接続され、NMOS51のドレインDは
NMOS31のソースS及び第2のNPNI2のベース
Bに接続され、NMOS51のソースSは接地電位GN
D及び第2のNPNI2のエミッタEに接続される。尚
、PMO821,NMOS31.41の各ゲートは、入
力Vrの端子80に接続されている。
C constituted by PMO321 and NMOS41 between base B of second NPNI2 and ground potential GND
An NMOS 51 is provided that responds to the output of the MOS inverter circuit. That is, the gate G of the NMOS 51 is PMO
821 and NMO841, the first NPNI
The drain D of the NMOS 51 is connected to the source S of the NMOS 31 and the base B of the second NPNI 2, and the source S of the NMOS 51 is connected to the ground potential GN.
D and the emitter E of the second NPNI2. In addition, each gate of PMO821 and NMOS31.41 is connected to the terminal 80 of input Vr.

次に本実施例インバータ回路の動作を説明する。Next, the operation of the inverter circuit of this embodiment will be explained.

いま、入力Vtが低レベルから高レベルにスイッチする
とPMO321はオフ、NMOS41はオンとなり、第
1のNPNllのベースは低レベルとなるため第1(7
)NPNIIおよびNMOS51はオフとなる。一方、
NMOS31がオンとなるため、第2のNPNI2がオ
ンし、出力Voは高レベルから低レベルへスイッチする
Now, when the input Vt switches from low level to high level, PMO321 is turned off and NMOS41 is turned on, and the base of the first NPNll becomes low level, so the first (7
) NPNII and NMOS51 are turned off. on the other hand,
Since the NMOS 31 is turned on, the second NPNI 2 is turned on, and the output Vo switches from high level to low level.

次に、入力vIが高レベルから低レベルにスイッチする
とNMOS31、第2(7)NPNI 2がオフとなる
。一方、PMO521がオンとなり。
Next, when the input vI switches from a high level to a low level, the NMOS 31, the second (7) NPNI 2, is turned off. Meanwhile, PMO521 is turned on.

NMOS41がオフとなるため、第1のNPNllのベ
ースは高レベルにスイッチし、第1のNPNとNMOS
51がオンする。したがって出力Voは低レベルから高
レベルにスイッチする。
Since NMOS41 is turned off, the base of the first NPNll switches to high level, and the first NPN and NMOS
51 is turned on. Therefore, the output Vo switches from low level to high level.

ここでNMOS 51の働きは高速スイッチングのため
に重要である。NMOS51はダイナミックディスチャ
ージ回路として作用する。すなわち、入力VT が低レ
ベルから高レベルにスイッチするときPMO821はオ
’7L/、NMOS41がオンし、NMOS 51のゲ
ートGは高レベルから低レベルにスイッチするためNM
OS51はオフになる。したがって、第2のNPNI2
のベースBと接地電位GNDは電流パスが無いため出力
vOよりNMOS31を通して流れる電流はすべて第2
のNPNI2のベースBに流れるため、第2のNPNI
2は高速にターン・オンできる。
Here, the function of NMOS 51 is important for high-speed switching. NMOS 51 acts as a dynamic discharge circuit. That is, when the input VT switches from low level to high level, PMO821 turns on, NMOS41 turns on, and the gate G of NMOS51 switches from high level to low level, so NM
OS51 is turned off. Therefore, the second NPNI2
Since there is no current path between the base B and the ground potential GND, all the current flowing from the output vO through the NMOS 31 is
flows to the base B of NPNI2, so the second NPNI
2 can turn on quickly.

次に、入力Vt が高レベルから低レベルにスイッチす
るとき−PMO321はオンし、かつNMOS41がオ
フL、NMO551(7)ゲートGは低レベルから高レ
ベルにスイッチするため、NMOS51はオンになる。
Next, when the input Vt switches from high level to low level - PMO 321 is turned on and NMOS 41 is turned off L, NMO 551 (7) gate G is switched from low level to high level, so NMOS 51 is turned on.

したかつで、第2のNPNI 2のベースBは低インピ
ーダンスで接地され、ベース領域の寄生電荷を速やかに
放電する。
Then, the base B of the second NPNI 2 is grounded with low impedance to quickly discharge parasitic charges in the base region.

このため、第2のNPNI2のターンオフが速やかに行
われ、第1のNPNllから流れる電流はすべて負荷C
t、の充電電流になり、高速に充電が行われる。
Therefore, the second NPNI2 is quickly turned off, and all the current flowing from the first NPNll is transferred to the load C.
The charging current becomes t, and charging is performed at high speed.

いま、入力Vr が高レベルのとき、PMO821と第
1のNPNIIがオフであり、入力Vxが低レベルのと
きNMOS 31と第2のNPNI2がオフである。し
たがって、本実施例のインバータ回路はCMO5回路と
同様に定常状態では電力を消費しない。
Now, when the input Vr is at a high level, the PMO 821 and the first NPNII are off, and when the input Vx is at a low level, the NMOS 31 and the second NPNI2 are off. Therefore, like the CMO5 circuit, the inverter circuit of this embodiment does not consume power in a steady state.

ここで、第5図に於いて、NMOS51のゲートGが入
力Vwの端子80には接続されるのではなく、PMO8
21及びNMOS41で構成されるCMO3回路の出力
に応答するように第1のNPNIIのベースBに接続さ
れていることに注目されたい。即ち、第4図の従来技術
に比して入力V!の端子に接続されるゲート数が少なく
、第5図では、入力容量が小さく、高速にスイッチング
される。
Here, in FIG. 5, the gate G of the NMOS 51 is not connected to the terminal 80 of the input Vw, but the gate G of the PMOS 51 is connected to the terminal 80 of the input Vw.
Note that it is connected to the base B of the first NPN II so as to be responsive to the output of the CMO3 circuit consisting of NMOS 21 and NMOS 41. That is, compared to the prior art shown in FIG. 4, the input V! In FIG. 5, the number of gates connected to the terminal is small, the input capacitance is small, and switching is performed at high speed.

さらに、第5図に於いてNMO841のソースSが第2
の電位となる接地電位GNDに接続されることにも注目
されたい、入力Vl が低レベルから高レベルにスイッ
チするとき、PMO821はオフし、NMO541がオ
ンになるので第1のNPNllのベースBは低インピー
ダンスに接地され、ベース領域の寄生電荷を速やかに放
電する。
Furthermore, in FIG. 5, the source S of NMO841 is
It should also be noted that when the input Vl switches from a low level to a high level, the base B of the first NPNll is connected to the ground potential GND, which is at the potential of Grounded to low impedance to quickly discharge parasitic charges in the base region.

即と、第1のNPNIIのベースB領域の寄生電荷は、
第2のNPNI2に何ら影響することなく、接地電位に
放電されるので、 Fig、4 の従来の技術に比して
、より高速なスイッチング動作となる。
Immediately, the parasitic charges in the base B region of the first NPNII are:
Since the second NPNI 2 is discharged to the ground potential without any influence, the switching operation is faster than the conventional technique shown in FIG.

第6図は本実施例インバータ回路の入出力特性を示して
る0回路の論理スレッショールド電圧VLTは通常電源
電圧の172の値に設定するが、用途によりVLTを変
える場合は第5図のPMO821とNMO541のサイ
ズ比を選択することにより、容易にVLTを変えること
ができる。
Figure 6 shows the input/output characteristics of the inverter circuit of this embodiment.The logic threshold voltage VLT of the 0 circuit is normally set to a value of 172 of the power supply voltage, but if VLT is changed depending on the application, the PMO821 shown in Figure 5 By selecting the size ratio of NMO541 and NMO541, VLT can be easily changed.

第7図は、第1図(a)のCMOSインバータと第5図
の本実施例インバータ回路の負荷容量CLに対する遅延
時間特性を示す。図中(A)は第1図(a)のCMOS
インバータ回路の遅延時間特性であり、(B)は第5図
の本実施例インバータの遅延時間特性である0図より明
らかなように第5図の本実施例インバータ回路は微少負
荷領域CI以下ではCMOSインバータより僅かに遅く
なるが、高駆動能力を要求される高負荷領域でははるか
に高速であることがわかる。
FIG. 7 shows the delay time characteristics of the CMOS inverter of FIG. 1(a) and the inverter circuit of this embodiment of FIG. 5 with respect to the load capacitance CL. (A) in the figure is the CMOS shown in Figure 1 (a).
0 shows the delay time characteristics of the inverter circuit, and (B) shows the delay time characteristics of the inverter of this embodiment in FIG. 5. As is clear from FIG. Although it is slightly slower than a CMOS inverter, it is found to be much faster in high load areas where high drive capability is required.

第8図は第5図の回路を実現するためのデバイス断面構
造を示し、第5図と同一部分は同一番号を付している。
FIG. 8 shows a cross-sectional structure of a device for realizing the circuit of FIG. 5, and the same parts as in FIG. 5 are given the same numbers.

なお、図面の複雑化を避けるため第5図のPMO821
,NMO841、第1のNPNIIの部分のみ第8図に
示されている。
In addition, to avoid complicating the drawing, PMO821 in Figure 5
, NMO841, and only the first NPNII portion are shown in FIG.

第8図において、170はP型半導体基板、171は素
子相互間を分離するためのP型分離層である。PMO8
21はN型エピタキシャル層173を基板としてP十拡
散174,175によりドレイン、ソース領域が形成さ
れる。PMO821の基板173はN十拡散176によ
りオーミックコンタクトがとられ、電源Vccの端子9
5に接続される。NMO841はN型エピタキシャル層
上にP型拡散によりウェル領域180が形成され、その
中にN十拡散によりソース181、ドレイン182が形
成される。NMO841の基板180はP十拡散183
によりオーミックコンタクトがとられ、接地電位に接続
される。なお、177.184は夫々、PMO8,NM
O8(7)ゲート電極であり、ポリシリコンで形成され
る。
In FIG. 8, 170 is a P-type semiconductor substrate, and 171 is a P-type isolation layer for isolating elements from each other. PMO8
21, drain and source regions are formed by P diffusions 174 and 175 using an N-type epitaxial layer 173 as a substrate. The substrate 173 of the PMO 821 is in ohmic contact with the N+ diffusion 176, and is connected to the terminal 9 of the power supply Vcc.
Connected to 5. In the NMO 841, a well region 180 is formed on an N-type epitaxial layer by P-type diffusion, and a source 181 and a drain 182 are formed in the well region 180 by N+ diffusion. The substrate 180 of NMO841 is P + diffusion 183
makes ohmic contact and connects to ground potential. In addition, 177 and 184 are PMO8 and NM, respectively.
O8 (7) Gate electrode, made of polysilicon.

第1のNPNI 1はN型エピタキシャル層190をコ
レクタとし、N十拡散191によりオーミックコンタク
トをとって電源Vccの端子95に接続される。ベース
はP型ベース拡散192により形成され、その中にN÷
拡散193によりエミッタが形成される。
The first NPNI 1 has an N-type epitaxial layer 190 as its collector, and is connected to a terminal 95 of a power supply Vcc through an ohmic contact with an N+ diffusion 191. The base is formed by a P-type base diffusion 192, in which N÷
Diffusion 193 forms an emitter.

なお、図中、NBLとあるのはN中型高濃度埋込み層で
あり、主として第1のNPNIIのコレクタ抵抗を小さ
くするために使われている。
Note that in the figure, NBL indicates an N medium-type high concentration buried layer, which is mainly used to reduce the collector resistance of the first NPNII.

〈実施例2〉 第9図は本発明の第2の実施例となる2人力NAND回
路である。
<Embodiment 2> FIG. 9 shows a two-man powered NAND circuit as a second embodiment of the present invention.

11及び12は第5図と同様の第1及び第2のNPN、
21.22はPMO8,31,32゜41.42.51
はNMO8である。
11 and 12 are the first and second NPNs similar to those in FIG.
21.22 is PMO8,31,32゜41.42.51
is NMO8.

第5図と同様に、第1のNPNのコレクタCは第1の電
位となる電源電位vccの電源端子95に接続され、エ
ミッタEは出力Voの端子90に接続される。第2のN
PNI2のコレクタCは出力Voの端子90に接続され
、エミッタEは第2の電位となる接地電位GNDに接続
される。
Similarly to FIG. 5, the collector C of the first NPN is connected to the power supply terminal 95 of the first power supply potential vcc, and the emitter E is connected to the terminal 90 of the output Vo. second N
The collector C of PNI2 is connected to the terminal 90 of the output Vo, and the emitter E is connected to the ground potential GND, which is the second potential.

第1のNPNI 1のベースB・コレクタC間には、第
1図(b)に示すCMO5・2人力NAND回路中のP
MO8102,103回路と同一回路形式のPMO82
1,22の並列回路が設けられる。即ち、PMO821
,22のソースSは電源端子95及び第1のNPNI 
1のコレクタCに、また、ドレインDは第1のNPNI
 1のベースに接続される。
Between the base B and collector C of the first NPNI 1, there is a P
PMO82 with the same circuit format as MO8102 and 103 circuits
1,22 parallel circuits are provided. That is, PMO821
, 22 are connected to the power supply terminal 95 and the first NPNI
1 collector C, and the drain D is the first NPNI
Connected to the base of 1.

第1のNPNI 1のベースBと接地電位GNDとの間
に、第1図(b)に示す0MO8・2人力NAND回路
中のNMOS107,108と同一回路形式のNMO8
41,42の直列回路が設けられる。即ち、NMO54
1のドレインDは第1のNPNIIのベースB、PMO
821゜22のドレインDに、またNMOS41のソー
スSはNMOS42のドレインDに接続される。
Between the base B of the first NPNI 1 and the ground potential GND, an NMO8 of the same circuit type as NMOS107 and 108 in the 0MO8/2 manual NAND circuit shown in FIG. 1(b) is connected.
41 and 42 series circuits are provided. That is, NMO54
1 drain D is the base B of the 1st NPNII, PMO
The source S of NMOS41 is connected to the drain D of NMOS42.

NMOS 42のソースSは、第2の電位となる接地電
位GNDに接続される。
The source S of the NMOS 42 is connected to the ground potential GND, which is the second potential.

第2のNPNI2のベースB・コレクタC間には、第1
図(b)に示すCMO5・2人力NAND回路中のNM
OS107,108と同一回路形式のNMO831,3
2の直列回路が設けられる。
Between the base B and collector C of the second NPNI2, the first
NM in the CMO5/2-manpower NAND circuit shown in Figure (b)
NMO831, 3 with the same circuit format as OS107, 108
Two series circuits are provided.

即ち、NMO831のドレインDは、第2のNPNI 
2のコレクタC及び出力Voの端子90に、またNMO
831の’/−XSはNMO832のドレインDに接続
される。NMO832のソースSは、第2のNPNI2
のベース已に接続される。
That is, the drain D of NMO831 is connected to the second NPNI
2 collector C and output Vo terminal 90, and NMO
'/-XS of 831 is connected to the drain D of NMO 832. The source S of NMO832 is the second NPNI2
connected to the base of the

第2のNPNI2のベースBと接地電位GNDとの間に
、PMO821,22の並列回路とNMO541,,4
2の直列回路とによって構成される0MO8・2人力N
AND回路の出力に応答するNMOS51が設けられる
。 即ち、NMO851のゲートGは、PMO821,
22(7)並列回路とNMO841,42の直列回路と
によって構成される0MO3・2人力NAND回路の出
力に応答する様に、第1のNPNI 1のベースBに接
続サレ、NMO851(7)ドレインDはNMOS51
のソースS及び第2のNPNI2のベースBに接続され
、NMOS 51のソースSは接地電位GND及び第2
のNPNI2のエミッタEに接続される。
A parallel circuit of PMO821, 22 and NMO541, 4 are connected between the base B of the second NPNI2 and the ground potential GND.
0MO8, 2 manual power N consisting of 2 series circuits
An NMOS 51 is provided that responds to the output of the AND circuit. That is, the gate G of NMO851 is connected to PMO821,
22 (7) connected to the base B of the first NPNI 1, NMO851 (7) drain D so as to respond to the output of the 0MO3 2-manual NAND circuit configured by the parallel circuit and the series circuit of NMO841 and 42. is NMOS51
The source S of the NMOS 51 is connected to the ground potential GND and the base B of the second NPNI2.
is connected to the emitter E of NPNI2.

PMO821,2217)並列回路、NMO831゜3
2の直列回路、NMO841,4217)直列回路には
、第1図(b)(7)0MO8−2人力NAND回路中
の対応するNMO5,PuO2と同一の入力V!が入力
端子80.81から印加される。
PMO821, 2217) parallel circuit, NMO831°3
2 series circuit, NMO841, 4217) series circuit has the same input V! is applied from input terminals 80.81.

次に本実施例2人力NAND回路の動作を説明する。Next, the operation of the human-powered NAND circuit according to the second embodiment will be explained.

表1は本実施例の論理動作を示すものである。Table 1 shows the logical operation of this embodiment.

まず、入力80.81のどちらがが+t O7yレベル
の時、PMO821,22のどちらががオンになり、N
MOS41,42のどちらがかオフとなる。従ってPM
O321,22のうちのオンした方を通して流れる電流
は、NMOS41,42のうちのオフした方で阻止され
るので、第一のNPNll(7)’<−X及びNMOS
51(7)ゲートG以外には殆んど流れず、第一のNP
NIIのベース電位及びNMOS 51のゲート電位が
上昇し、第一+7)NPNI 1及びNMOS51はオ
ントなる。
First, when either input 80 or 81 is at +tO7y level, which PMO 821 or 22 is turned on and N
Either MOS 41 or 42 is turned off. Therefore, PM
The current flowing through the turned on one of O321 and 22 is blocked by the turned off one of NMOS41 and 42, so the first NPNll(7)'<-X and the NMOS
51(7) Almost no flow other than gate G, first NP
The base potential of NII and the gate potential of NMOS 51 rise, and the first +7) NPNI 1 and NMOS 51 turn on.

この時、NMOS31,32のうちどちらががオフとな
るので第二のNPNI2へのベース電流の供給が止まる
と共に、NMOS51がオンとなるので、第2のNPN
I2のベースBは低インピーダンスに接地され、ベース
領域の寄生電荷を速やかに放電する。つまり、第二のN
PNI2はオフになる。従って、第一のNPNのエミッ
タ電流は出力端子90に接続される負荷(図示せず)を
充電し、出力Voは急速に“1”レベルとなる。
At this time, which one of the NMOS 31 and 32 is turned off, the base current supply to the second NPNI 2 is stopped, and the NMOS 51 is turned on, so that the supply of the base current to the second NPNI 2 is stopped.
The base B of I2 is grounded to a low impedance to quickly discharge parasitic charges in the base region. In other words, the second N
PNI2 is turned off. Therefore, the emitter current of the first NPN charges a load (not shown) connected to the output terminal 90, and the output Vo quickly becomes the "1" level.

入力80.81の両方が110”レベルの時、PMO3
21,22(7)両方がオントナリ、NMOS41.4
2及びNMOS31,32が両方オフとなる。従って、
動作は上記と同じで出力Voは111”レベルとなる。
When both inputs 80 and 81 are at 110” level, PMO3
21, 22 (7) both ontonary, NMOS41.4
2 and NMOS 31 and 32 are both turned off. Therefore,
The operation is the same as above, and the output Vo is at the 111'' level.

一方、入力80.81の両方が111 I+レベルの時
、PMO821,22の両方がオフとなり、NMOS4
1,42の両方がオンとなる。このとき、PMO821
,22が共にオフとなるので第一のNPNI 1へのベ
ース電流の供給が止まり、第1のNPNI 1のベース
蓄積電荷及び、PMO521,22と第1のベースがも
つ寄生容量の電荷がNMOS41,42を介して接地電
位GNDに抜取られるので、第一のNPNI 1は急速
にオフになる。さらに、NMOS 51もオフとなる。
On the other hand, when both inputs 80 and 81 are at the 111 I+ level, both PMOs 821 and 22 are turned off, and NMOS4
1 and 42 are both turned on. At this time, PMO821
. 42 to ground potential GND, the first NPNI 1 is quickly turned off. Furthermore, NMOS 51 is also turned off.

また、NMOS31,32がオンになり、ドレインとソ
ースとの間が短絡されるので、第二のNPNI2のベー
スに“1″レベルの出力端子90から電流が供給され第
二のNPNI2は急速にオンとなる。従って、出力Vo
の端子90は急速に“0″レベルとなる。本実施例によ
れば、第1のNPNllがオンする時、NMOS41、
あるいは、42がオフしているので、PMO821ある
いは22の電流が全て第一のNPNI 1のベース及び
NMOS51のゲートに流れるので、第一のNPNll
が急速にオンする。また第1のNPNllがオフする時
、第1のNPNIIのベース回りの電荷が、オン状態の
NMOS41,42を介して、接地電位GNDに引抜か
れるので第一のNPNI 1が急速にオフし、第一のN
PNI 1と第二のNPNI2が同時にオンしている時
間が従来に比して短くなり1貫通電流が減少し消費電力
が小さくなる。更に、第二のNPNI2は貫通電流が殆
んどないので出力Voの端子90に付く電荷のみをコレ
クタ電流として流せば良いので高速化が図れる。
Also, since the NMOSs 31 and 32 are turned on and the drain and source are short-circuited, a current is supplied to the base of the second NPNI2 from the output terminal 90 at the "1" level, and the second NPNI2 is rapidly turned on. becomes. Therefore, the output Vo
The terminal 90 of the terminal 90 rapidly becomes the "0" level. According to this embodiment, when the first NPNll is turned on, the NMOS41,
Alternatively, since PMO 821 or 22 is off, all of the current in PMO 821 or 22 flows to the base of first NPNI 1 and the gate of NMOS 51, so
turns on rapidly. Furthermore, when the first NPNll is turned off, the charges around the base of the first NPNII are drawn to the ground potential GND via the NMOSs 41 and 42 in the on state, so the first NPN11 is rapidly turned off and the first NPNII is turned off. One N
The time during which the PNI 1 and the second NPNI 2 are simultaneously on is shorter than in the past, reducing the through-current through the PNI 1 and reducing power consumption. Furthermore, since the second NPNI 2 has almost no through current, only the charge attached to the terminal 90 of the output Vo needs to flow as a collector current, thereby increasing the speed.

尚、本実施例では二人力NAND回路を例にとって説明
したが、三人力NAND回路、凹入力NAND回路等の
一般のに入力NAND回路に本発明は適用できる。
Although the present embodiment has been described using a two-man power NAND circuit as an example, the present invention can be applied to general input NAND circuits such as a three-man power NAND circuit and a concave input NAND circuit.

〈実施例3〉 第10図は本発明の第3の実施例となる2人力NOR回
路である。
<Embodiment 3> FIG. 10 shows a two-man powered NOR circuit as a third embodiment of the present invention.

11及び12は第5図、第7図と同様の第1及び第2の
NPN、21.22はPuO2,31゜32.41,4
2,51はNMO8である。
11 and 12 are the first and second NPNs similar to those in FIGS. 5 and 7, 21.22 is PuO2, 31°32.41,4
2,51 is NMO8.

第5図、第9図と同様に、第1のNPNのコレクタCは
第1の電位となる電源電位Vccの電源端子95に接続
され、エミッタEは出力Voの端子90に接続される。
Similar to FIGS. 5 and 9, the collector C of the first NPN is connected to the power supply terminal 95 of the power supply potential Vcc, which is the first potential, and the emitter E is connected to the terminal 90 of the output Vo.

第2のNPNI2のコレクタCは出力Voの端子90に
接続され、エミッタEは第2の電位となる接地電位GN
Dに接続される。
The collector C of the second NPNI2 is connected to the terminal 90 of the output Vo, and the emitter E is connected to the ground potential GN, which is the second potential.
Connected to D.

第1のNPNllのベースB・コレクタC間には、第1
図(c)に示すCMO8−2人力NOR回路中のPMO
8104,105の直列回路と同一回路形式のPMO3
21,22の直列回路が設けられる。即ち、PMO82
1のソースSは電源端子95及び第1のNPNIIのコ
レクタCに、また、ドレインDはPMO822のソース
Sに接続される。PMO822のドレインDは第1のN
PNIIのベースに接続される。
Between the base B and collector C of the first NPNll, the first
PMO in CMO8-2 manual NOR circuit shown in figure (c)
PMO3 with the same circuit format as the series circuit of 8104 and 105
21 and 22 series circuits are provided. That is, PMO82
The source S of the first NPNII is connected to the power supply terminal 95 and the collector C of the first NPNII, and the drain D is connected to the source S of the PMO 822. The drain D of PMO822 is the first N
Connected to the base of PNII.

第1のNPNIIのベースBと接地電位GNDとの間に
、第1図(C)に示すCMO5・2入力NOR回路中の
NMO8109,110と同一回路形式のNMO841
,42の並列回路が設けられる。即ち、NMO541,
42のドレインDは第1のNPNI 1のベースB、P
MO822のドレインDに、またNMO841,42の
ソースSは、第2の電位となる接地電位GNDに接続さ
れる。
Between the base B of the first NPNII and the ground potential GND, an NMO841 of the same circuit type as the NMO8109, 110 in the CMO5/2-input NOR circuit shown in FIG. 1(C) is connected.
, 42 parallel circuits are provided. That is, NMO541,
The drain D of 42 is the base B, P of the first NPNI 1
The drain D of the MO 822 and the sources S of the NMOs 841 and 42 are connected to the ground potential GND, which is the second potential.

第2のNPNI2のベースB・コレクタC間には、第1
図(Q)に示す0MO8−2人力NAND回路中のNM
O8109,110と同一回路形式のNMO831,3
2の並列回路が設けられる。
Between the base B and collector C of the second NPNI2, the first
NM in the 0MO8-2 manual NAND circuit shown in Figure (Q)
NMO831,3 with the same circuit format as O8109,110
Two parallel circuits are provided.

即ち、NMO831,32のドレインDは、第2のNP
NI2のコレクタC及び出力Voの端子90に、またN
MO831,32のソースSは、第2のNPNI2のベ
ースBに接続される。
That is, the drains D of the NMOs 831 and 32 are connected to the second NP
to the collector C of NI2 and the terminal 90 of the output Vo;
Sources S of MO831, 32 are connected to base B of second NPNI2.

第2のNPNI2のベースBと接地電位GNDとの間に
、PMO521,22の直列回路とNMO841,42
の並列回路とによって構成される0MO8・2人力NO
R回路の出力に応答するNMO851が設けられる。即
ち、NMOS51のゲートGは、PMO821,22の
直列回路とNMO841,42の並列回路とによって構
成される0MO8・2人力NOR回路の出力に応答する
様に、第1のNPNI 1のベースBに接続サレ、NM
O851(7)ドレインDはNMO831゜32のソー
スS及び第2のNPNI2のベースBに接続され、NM
OS 51のソースSは接地電位GND及び第2のNP
NI2のエミッタEに接続される。
A series circuit of PMO521, 22 and NMO841, 42 are connected between the base B of the second NPNI2 and the ground potential GND.
0MO8, 2-manpower NO
An NMO 851 is provided which is responsive to the output of the R circuit. That is, the gate G of the NMOS 51 is connected to the base B of the first NPNI 1 so as to respond to the output of the 0MO8/2-manual NOR circuit constituted by the series circuit of PMOs 821 and 22 and the parallel circuit of NMOs 841 and 42. Saleh, N.M.
O851(7) drain D is connected to the source S of NMO831°32 and the base B of the second NPNI2,
The source S of the OS 51 is connected to the ground potential GND and the second NP.
Connected to emitter E of NI2.

PMoS21,22の直列回路、NMO531゜32の
並列回路、NMO541,42の並列回路には、第1図
(Q)の0MO8−2人力NOR回路中の対応するNM
O5,PMO8と同一の入力V!が入力端子80,81
から印加される。
The series circuit of PMoS21 and 22, the parallel circuit of NMO531゜32, and the parallel circuit of NMO541 and 42 are connected to the corresponding NM in the 0MO8-2 manual NOR circuit in Figure 1 (Q).
Same input V as O5 and PMO8! are input terminals 80, 81
Applied from

次に本実施例2人力NOR回路の動作を説明する。Next, the operation of the human-powered NOR circuit according to the second embodiment will be explained.

表2は本実施例の論理動作を示すものである。Table 2 shows the logical operation of this embodiment.

まず、入力vIの端子80.81の両方が“0”レベル
の時、PMO821,22の両方がオンになり、NMO
841,42の両方がオフとなる。
First, when both terminals 80 and 81 of input vI are at "0" level, both PMOs 821 and 22 are turned on, and NMO
Both 841 and 42 are turned off.

従って、PMO821,22を通して流れる電流は、N
MO841,42で阻止されるので、第一のNPNI 
1のベースB及びNMO851のゲートG以外には殆ん
ど流れず、第一のNPNI 1のベース電位及びNMO
S 51のゲート電位が急速に上昇し、第一のNPNl
l及びNMO351はオンとなる。この時、NMO33
1,32は共にオフとなるので第二のNPNI2への電
流の供給が止まると共に、NMO551がオンとなるの
で。
Therefore, the current flowing through the PMOs 821 and 22 is N
Since it is blocked by MO841 and 42, the first NPNI
There is almost no flow other than the base B of the first NPNI 1 and the gate G of the NMO851, and the base potential of the first NPNI 1 and the NMO851
The gate potential of S51 rises rapidly, and the first NPN1
l and NMO351 are turned on. At this time, NMO33
Since both NPNI 1 and 32 are turned off, the supply of current to the second NPNI 2 is stopped, and at the same time, the NMO 551 is turned on.

第2のNPNI2のベースBは低インピーダンスに接地
され、ベース領域の寄生電荷を速やかに放電する。つま
り、第二のNPNI2はオフになる。
The base B of the second NPNI 2 is grounded with low impedance to quickly discharge parasitic charges in the base region. In other words, the second NPNI2 is turned off.

従って、第一のNPNI 1のエミッタ電流は出力端子
90に接続される負荷(図示せず)を充電し出力Voは
急速に“1”レベルとなる。
Therefore, the emitter current of the first NPNI 1 charges a load (not shown) connected to the output terminal 90, and the output Vo quickly becomes the "1" level.

入力80.81のどちらかが“1”レベルの時。When either input 80 or 81 is at “1” level.

PMO821,22のどちらかがオフになり、NMO3
41,42のどちらかがオンとなるので第一のNPNI
Iへのベース電流の供給が止まり、NPNI 1のベー
ス蓄積電荷及び、PMO821゜22と第1のNPNI
 1のベースBがもつ寄生容量の電荷がNMO841,
42のうちのオンしている方を介して接地電位GNDに
抜取られるので第一のNPNI 1は急速にオフになる
。さらに、NMO851もオフとなる。また、NMO8
31゜32のうちどちらかがオンとなり、ドレインとソ
ースとの間が短絡されるので、第二のNPNI2のベー
スに1”レベルの出力Voの端子90から電流が供給さ
れ、第二のNPNI2は急速にオンとなる。
Either PMO821 or 22 is turned off, and NMO3
Since either 41 or 42 is on, the first NPNI
The base current supply to I stops, and the base accumulated charge of NPNI 1 and PMO821゜22 and the first NPNI
The charge of the parasitic capacitance of the base B of 1 is NMO841,
The first NPNI 1 is quickly turned off because it is pulled to the ground potential GND through the one of the NPNIs 42 that is on. Furthermore, NMO 851 is also turned off. Also, NMO8
Either one of 31 and 32 is turned on and the drain and source are short-circuited, so current is supplied to the base of the second NPNI2 from the terminal 90 of the 1" level output Vo, and the second NPNI2 Turns on quickly.

従って、出力Voの端子9oは急速に“0”レベルとな
る。
Therefore, the terminal 9o of the output Vo quickly becomes the "0" level.

入力80.81の両方が“1”レベルの時、PMO52
1,22の両方がオフトなり、NMO831,32,4
1,42の総てがオンとなる。従って動作は上記と同様
で出力Voの端子90は0”レベルとなる。
When both inputs 80 and 81 are at “1” level, PMO52
Both 1 and 22 are off, and NMO831, 32, 4
1 and 42 are all turned on. Therefore, the operation is the same as above, and the output Vo terminal 90 is at the 0'' level.

本実施例では、二人力NOR回路を例にとって説明した
が、三人力NOR回路、四人力NOR回路等の一般のに
入力NOR回路に本発明は適用できる。
In this embodiment, a two-man powered NOR circuit has been described as an example, but the present invention can be applied to general input NOR circuits such as a three-man powered NOR circuit and a four-man powered NOR circuit.

本実施例によれば、第−及び第二の実施例と同様な効果
が達成でき、半導体集積回路装置を構成する上で必須の
NOR回路が実現できるのでその効果は大きい。
According to this embodiment, the same effects as those of the first and second embodiments can be achieved, and the NOR circuit essential for constructing a semiconductor integrated circuit device can be realized, so the effect is great.

〈実施例4〉 第11図は本発明の第4の実施例となるインバータ回路
である。
<Embodiment 4> FIG. 11 shows an inverter circuit according to a fourth embodiment of the present invention.

第5図の第1の実施例と異なる点は、NMO851のゲ
ートGが、第1のNPNI 1のエミッタE、出力Vo
の端子90.第2のNPNI2のコレクタ12に接続さ
れている点のみであり、その他の構成及び論理動作は第
1の実施例と同じである。
The difference from the first embodiment in FIG. 5 is that the gate G of the NMO 851 is the emitter E of the first NPNI 1, and the output Vo
terminal 90. The only difference is that it is connected to the collector 12 of the second NPNI 2, and the other configurations and logical operations are the same as in the first embodiment.

第11図に於イテ、NMO851(7)ゲートGは、P
MO821とNMO841とによって構成される0MO
8・インバータ回路の出力に応答する様に、第1のNP
NIIのエミッタEに接続される。
In Fig. 11, NMO851 (7) gate G is P
0MO composed of MO821 and NMO841
8. The first NP is responsive to the output of the inverter circuit.
Connected to emitter E of NII.

〈実施例5〉 第12図は本発明の第5の実施例となる2人力NAND
回路である。
<Embodiment 5> Fig. 12 shows a two-manpower NAND which is the fifth embodiment of the present invention.
It is a circuit.

第9図の第2の実施例と異なる点は、NMO851のゲ
ートGが、第1のNPNIIのエミッタE、出力Voの
端子90、第2のNPNI2のコレクタ12に接続され
ている点のみであり、その他の構成及び論理動作は第2
の実施例と同じである。
The only difference from the second embodiment shown in FIG. 9 is that the gate G of the NMO 851 is connected to the emitter E of the first NPN II, the terminal 90 of the output Vo, and the collector 12 of the second NPNI 2. , other configurations and logical operations are in the second section.
This is the same as the embodiment.

第12図に於いて、NMO851のゲートGは、PMO
821,22の並列回路とNMO841゜42の直列回
路とによって構成される2人力NAND回路の出力に応
答する様に、第1のNPNIIのエミッタEに接続され
る。
In FIG. 12, the gate G of NMO851 is PMO
It is connected to the emitter E of the first NPNII so as to respond to the output of a two-man NAND circuit constituted by a parallel circuit of NMOs 821 and 22 and a series circuit of NMOs 841 and 42.

尚、本実施例では二人力NAND回路を例にとって説明
したが、三人力NAND回路、四人力NAND回路等の
一般のに入力NAND回路に本発明は適用できる。
Although the present embodiment has been explained using a two-man power NAND circuit as an example, the present invention can be applied to general input NAND circuits such as a three-man power NAND circuit and a four-man power NAND circuit.

〈実施例6〉 第13図は本発明の第6の実施例となる2人力NOR回
路である。
<Embodiment 6> FIG. 13 shows a two-man powered NOR circuit which is a sixth embodiment of the present invention.

第10図の第3の実施例と異なる点は、NMO551の
ゲートGが、第1のNPNIIのエミッタE、出力Vo
の端子90、第2のNPNI2(71:ルクタ12に接
続されている点のみであり、その他の構成及び論理動作
は第3の実施例と同じである。
The difference from the third embodiment in FIG. 10 is that the gate G of the NMO 551 is connected to the emitter E of the first NPNII and the output Vo
The only difference is that the terminal 90 and the second NPNI2 (71) are connected to the vector 12, and the other configurations and logic operations are the same as in the third embodiment.

第13図に於いて、NMO851のゲートGは。In FIG. 13, the gate G of NMO851 is.

PMO521,22+71直列回路とNMO541゜4
2の並列回路とによって構成される2人力NOR回路の
出力に応答する様に、第1のNPNIIのエミッタに接
続される。
PMO521, 22+71 series circuit and NMO541°4
It is connected to the emitter of the first NPNII so as to respond to the output of a two-way NOR circuit constituted by two parallel circuits.

本実施例では二人力NOR回路を例にとって説明したが
、三人力NOR回路、凹入力NOR回路等の一般のに入
力NOR回路に本発明は適用できる。
Although the present embodiment has been described using a two-person NOR circuit as an example, the present invention can be applied to general input NOR circuits such as a three-person NOR circuit and a concave input NOR circuit.

本発明はその思想の範囲内で更に種々の変形例が考えら
れる。
Various modifications of the present invention can be made within the scope of its concept.

例えば、バイポーラトランジスタとしてショツ1〜キー
バリヤダイオード付のバイポーラトランジスタを用いる
ことも可能であり、本発明福分回路を出力バッファ、あ
るいは、入力バッファ回路として使用することもできる
For example, it is possible to use a bipolar transistor with a short circuit or key barrier diode as the bipolar transistor, and the inventive circuit can also be used as an output buffer or an input buffer circuit.

また、本発明の実施例では、論理回路としてNANDA
ND回路R回路のみを用いて説明したが、これらの回路
の前段に1例えば、CMOSトランジスタにより論理ゲ
ート回路を組合わせて接続すれば、AND回路、OR回
路等の他の論理ゲート回路や、組合わせ論理回路や、フ
リップフロップ、シフトレジスタ、ラッチ回路等の順序
論理回路等を構成することも可能であり、これらは本発
明の思想の範囲に含まれるものである。
In addition, in the embodiment of the present invention, the logic circuit is a NAND
Although the explanation has been made using only the ND circuit and the R circuit, if a combination of logic gate circuits, for example, CMOS transistors, is connected in front of these circuits, other logic gate circuits such as AND circuits and OR circuits or combinations can be connected. It is also possible to configure sequential logic circuits such as matching logic circuits, flip-flops, shift registers, latch circuits, etc., and these are included within the scope of the idea of the present invention.

〔発明の効果〕〔Effect of the invention〕

本発明によれば、電界効果トランジスタ及びバイポーラ
トランジスタからなる高速で低消費電力の複合回路を得
ることができる。
According to the present invention, it is possible to obtain a high speed, low power consumption composite circuit consisting of a field effect transistor and a bipolar transistor.

【図面の簡単な説明】[Brief explanation of the drawing]

第1図は従来の技術であるCMO8論理回路を示す図、
第2図、第3図、第4図は従来の技術であるインバータ
回路を示す図、第5図は本発明の第1の実施例となるイ
ンバータ回路を示す図、第6図は第5図のインバータ回
路の伝達特性を示す図、第7図は第5図のインバータ回
路の遅延時間特性を示す図、第8図は第5図のインバー
タ回路のデバイス断面構造を示す図、第9図は本発明の
第2の実施例となる2人力NAND回路を示す図、第1
0図は本発明の第3の実施例となる2人力NOR回路を
示す図、第11図は本発明の第4の実施例となるインバ
ータ回路を示す図、第12図は本発明の第5の実施例と
なる2人力NAND回路を示す図、第13図は本発明の
第6の実施例となる2人力NOR回路を示す図である。 11.12・・・NPNバイポーラトランジスタ。 21.22・・・PMOSトランジスタ、31,32゜
41.42.51・・・NMOSトランジスタ。
FIG. 1 is a diagram showing a conventional CMO8 logic circuit,
2, 3, and 4 are diagrams showing an inverter circuit according to the prior art, FIG. 5 is a diagram showing an inverter circuit according to a first embodiment of the present invention, and FIG. FIG. 7 is a diagram showing the delay time characteristics of the inverter circuit in FIG. 5, FIG. 8 is a diagram showing the device cross-sectional structure of the inverter circuit in FIG. A diagram showing a two-manpower NAND circuit according to a second embodiment of the present invention.
0 is a diagram showing a two-person NOR circuit according to the third embodiment of the present invention, FIG. 11 is a diagram showing an inverter circuit according to the fourth embodiment of the present invention, and FIG. 12 is a diagram showing a fifth embodiment of the present invention. FIG. 13 is a diagram showing a two-man powered NOR circuit as a sixth embodiment of the present invention. 11.12...NPN bipolar transistor. 21.22...PMOS transistor, 31,32°41.42.51...NMOS transistor.

Claims (1)

【特許請求の範囲】 1、相補型電界効果トランジスタ論理回路と同一の論理
機能を行なうバイポーラトランジスタと相補型電界効果
トランジスタとの複合回路に於いて、・一方導電型のコ
レクタが第1の電位、一方導電型のエミッタが出力手段
に接続され、他方導電型のベースを有する第1のバイポ
ーラトランジスタと、 ・一方導電型のコレクタが上記出力手段に、一方導電型
のエミッタが第2の電位に接続され、他方導電型のベー
スを有する第2のバイポーラトランジスタと、 ・上記第1のバイポーラトランジスタのベース・コレク
タ間に、上記相補型電界効果トランジスタ論理回路中に
他方導電型電界効果トランジスタ回路と同一回路形式の
第1の電界効果トランジスタ回路を設け、 ・上記第1のバイポーラトランジスタのベースに、上記
相補型電界効果トランジスタ論理回路中の一方導電型電
界効果トランジスタ回路と同一回路形式の第2の電界効
果トランジスタ回路を設け、 ・上記第2のバイポーラトランジスタのベース・コレク
タ間に、上記相補型電界効果トランジスタ論理回路中の
一方導電型電界効果トランジスタと同一回路形式の第3
の電界効果トランジスタ回路を設け、 ・上記第2のバイポーラトランジスタのベースと上記第
2の電位との間に、ゲートが上記出力手段に接続される
一方導電型の第4の電界効果トランジスタ回路を設け、 ・上記第1、第2、第3の電界効果トランジスタ回路に
は、上記相補型電界効果トランジスタ論理回路中の対応
する電界効果トランジスタと同一の入力を印加する ことを特徴とする複合回路。 2、特許請求の範囲第1項に於いて、電界効果トランジ
スタはMOSトランジスタであることを特徴とする複合
回路。 3、特許請求の範囲第1項に於いて、論理回路はインバ
ータ回路であることを特徴とする複合回路。 4、特許請求の範囲第1項に於いて、論理回路はNAN
D回路であることを特徴とする複合回路。 5、特許請求の範囲第1項に於いて、論理回路はNOR
回路であることを特徴とする複合回路。 6、特許請求の範囲第1項に於いて、上記一方導電型は
N型であり、上記他方導電型はP型であり、かつ、上記
第1の電位は上記第2の電位より大きいことを特徴とす
る複合回路。
[Claims] 1. In a composite circuit of a bipolar transistor and a complementary field effect transistor that performs the same logic function as a complementary field effect transistor logic circuit, the collector of one conductivity type is at a first potential, a first bipolar transistor having an emitter of one conductivity type connected to the output means and a base of the other conductivity type; - a collector of one conductivity type connected to the output means and an emitter of the other conductivity type connected to a second potential; a second bipolar transistor having a base of the other conductivity type; - a circuit identical to the other conductivity type field effect transistor circuit in the complementary field effect transistor logic circuit between the base and collector of the first bipolar transistor; a first field effect transistor circuit having the same circuit type as the one conductivity type field effect transistor circuit in the complementary field effect transistor logic circuit, on the base of the first bipolar transistor; A transistor circuit is provided between the base and collector of the second bipolar transistor, a third transistor having the same circuit type as the one conductivity field effect transistor in the complementary field effect transistor logic circuit.
A field effect transistor circuit is provided between the base of the second bipolar transistor and the second potential, and a fourth field effect transistor circuit of one conductivity type is provided, the gate of which is connected to the output means. - A composite circuit characterized in that the first, second, and third field effect transistor circuits are applied with the same input as the corresponding field effect transistor in the complementary field effect transistor logic circuit. 2. The composite circuit according to claim 1, wherein the field effect transistor is a MOS transistor. 3. The composite circuit according to claim 1, wherein the logic circuit is an inverter circuit. 4. In claim 1, the logic circuit is a NAN
A composite circuit characterized by being a D circuit. 5. In claim 1, the logic circuit is a NOR circuit.
A complex circuit characterized by being a circuit. 6. Claim 1 provides that the one conductivity type is N type, the other conductivity type is P type, and the first potential is greater than the second potential. Features a complex circuit.
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