JPS61168256A - Semiconductor device and manufacture thereof - Google Patents
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- H—ELECTRICITY
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
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Abstract
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、半導体装置及びその製造方法に関する。特に
、コンタクトの抵抗を低くできる半導体装置、及びその
製造方法に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Application of the Invention] The present invention relates to a semiconductor device and a method for manufacturing the same. In particular, the present invention relates to a semiconductor device that can reduce contact resistance, and a method for manufacturing the same.
半導体基板にコンタクト孔を形成し、このコンタクト孔
に導電性材料を付けて接続をとる構造とした場合、コン
タクト孔の大きさや、用いる導電性材料により、その抵
抗が大きくなることがある。When a contact hole is formed in a semiconductor substrate and a conductive material is attached to the contact hole to establish a connection, the resistance may increase depending on the size of the contact hole and the conductive material used.
例えば、第７図に示すのはコンタクト孔１の幅ｌが１．
０μｍ（乃至はそれ以下）であって、Ａｆｆ（アルミニ
ウム）２をスパッタして構成した例であるが、スパッタ
Ａ／系のステンブカバレージの悪さに由来して、このコ
ンタクト孔１の高抵抗化が避けられない。つまりスパッ
タされるＡｊ２２の厚みが各位置で異なるため、第７図
の如く最もＡ１２が薄く堆積するコンタクト孔内壁部（
その部分のＡｎ２の厚みをＷで示す）において、抵抗が
決まってしまう。このようにコンタクト孔２の抵抗はＡ
Ａ２の厚みが最も薄い所で決まるので、どうしても高抵
抗化するものである。この程度に小さいコンタクト孔で
は、もはや孔の形状（段差の形成等）によって高抵抗化
に対処するのは困難である。なお図中３は下地であるＳ
ｉ （シリコン）層、４はＳｉＯ□の層間膜である。For example, in the case shown in FIG. 7, the width l of the contact hole 1 is 1.
0 μm (or less), and is constructed by sputtering Aff (aluminum) 2, but due to the poor stent coverage of the sputter A/system, the resistance of this contact hole 1 is increased. is unavoidable. In other words, since the thickness of Aj22 to be sputtered differs at each position, as shown in FIG.
The resistance is determined by the thickness of An2 at that portion (denoted by W). In this way, the resistance of contact hole 2 is A
Since the thickness of A2 is determined by the thinnest point, the resistance inevitably increases. With a contact hole as small as this, it is no longer possible to cope with an increase in resistance due to the shape of the hole (formation of a step, etc.). In addition, 3 in the figure is the base S
The i (silicon) layer 4 is an interlayer film of SiO□.
図は断面図であるが、図示の明瞭化のため、一部ハンチ
ングは省略しである（他の各図も同じ）。Although the figure is a cross-sectional view, some hunting is omitted for clarity of illustration (the same applies to other figures).
第８図に示すのは別の従来例である。こればコンタクト
孔１の底部にＷ（タングステン）５を選択的にデポジシ
ョンしたものである。更にこの上に破線の如＜、１２を
堆積することができる。これによればコンタクト孔１の
深さが浅くなり、見かけ上段差が小さくなる。しかしこ
の従来例であると、Ｗ５がどうしても横方向にもスパイ
クする。FIG. 8 shows another conventional example. In this case, W (tungsten) 5 is selectively deposited at the bottom of the contact hole 1. Furthermore, 12 can be deposited on top of this as shown by the broken line. According to this, the depth of the contact hole 1 becomes shallower, and the apparent step difference becomes smaller. However, in this conventional example, W5 inevitably spikes in the lateral direction as well.
スパイク部分を符号Ｓで示す。かつこのスパイクの程度
は一律でなく、従って均一化しないので、抵抗値がばら
つき、信頼性の低下を招く。加えて、選択デポジション
はコンタクト孔１の側壁１１においてＳ＋０．４とのく
っつきが悪く、信舷性に乏しい。（破線にて、Ａｌを堆
積した場合を示す）。The spike portion is indicated by the symbol S. Moreover, the degree of this spike is not uniform and therefore not uniform, resulting in variations in resistance value and a decrease in reliability. In addition, selective deposition has poor adhesion to S+0.4 on the side wall 11 of the contact hole 1, resulting in poor reliability. (The broken line indicates the case where Al is deposited).
第９図に示すのは、更に別の従来例である。これはコン
タクト孔１にバリアーメタル６を付し、この上にＡｌ２
を付すものである。バリアーメタル６としては、Ａｌ以
外の、例えばＴｉ、Ｗまたはこれらの合金や、窒化物（
窒化チタンＴ ｉ Ｎ ）などが使用され、このような
Ａ／２より高融点のメタルをコンタクト孔１内に蒸着や
ＣＶＤにより堆積する。しかしこの構成であると、Ａｌ
２２とバリアーメタル６との間の抵抗ＲＢＡと、下地３
（ｎ“。FIG. 9 shows yet another conventional example. This is done by attaching a barrier metal 6 to the contact hole 1, and placing Al2 on top of this.
. The barrier metal 6 may be other than Al, such as Ti, W or an alloy thereof, or nitride (
A metal having a melting point higher than A/2 is deposited in the contact hole 1 by vapor deposition or CVD. However, with this configuration, Al
22 and the resistance RBA between the barrier metal 6 and the base 3
(n“.
ｐ”、Ａｌなど）とバリアーメタル６との間の抵抗Ｒｓ
Ｂとにより、抵抗値が高くなってしまう。（図中に、抵
抗記号により各抵抗ＲＲ，，Ｒ，Ｂを示す。p'', Al, etc.) and the barrier metal 6.
B, the resistance value becomes high. (In the figure, each resistance RR, , R, B is indicated by a resistance symbol.
なお図の如く、底部における各領域間の抵抗ＲＲＡ＋Ｒ
ＳＢが最も影響が大きい）。この構成は回路が高速では
あるが、蒸着等を２回要し、かつ信頼性が低くて、歩留
りが非常に悪いという問題もある。As shown in the figure, the resistance RRA+R between each region at the bottom
SB is the most affected). Although this configuration has a high-speed circuit, there are also problems in that it requires two steps of vapor deposition, has low reliability, and has a very low yield.
〔発明の目的〕 一
本発明の目的は、コンタクト孔について、実効的な低抵
抗化が図り得、かつ横方向のスパイクなどの問題も生し
ないようにした、半導体装置及びその製造方法を提供す
ることにある。[Object of the Invention] An object of the present invention is to provide a semiconductor device and a method for manufacturing the same, which can effectively reduce the resistance of contact holes and do not cause problems such as lateral spikes. There is a particular thing.
本発明の半導体装置は、半導体ノδ；板に形成されたコ
ンタクト孔の内壁に導電性材料が形成され、該導電性材
料とコンタクト孔底部の上にタングステンまたはモリブ
デン等の重金属層が形成された構成になっている。In the semiconductor device of the present invention, a conductive material is formed on the inner wall of a contact hole formed in a semiconductor plate, and a heavy metal layer such as tungsten or molybdenum is formed on the conductive material and the bottom of the contact hole. It is configured.
ここでタングステンまたはモリブデン等の重金属層とは
、タングステンやモリブデン、及びこれと同等な作用を
呈し得る金属により形成された層のことを言う。Here, the heavy metal layer such as tungsten or molybdenum refers to a layer formed of tungsten, molybdenum, or a metal that can exhibit an effect equivalent to that of tungsten or molybdenum.
このような半導体装置は、半導体基板にコンタクト孔を
形成し、少なくとも該コンタクト孔内壁に導電性を付与
し得る層を形成する工程と、該コンタクト孔内側部の導
電性を付与し得る層とコンタクト孔底部の上にタングス
テンまたはモリブデン等の重金属層を形成する工程と、
該・重金属層上に配線層を形成する工程とを備えて成る
方法により、製造することができる。Such a semiconductor device includes the steps of forming a contact hole in a semiconductor substrate, forming a layer capable of imparting conductivity on at least the inner wall of the contact hole, and contacting the layer capable of imparting conductivity inside the contact hole. forming a heavy metal layer such as tungsten or molybdenum on the bottom of the hole;
It can be manufactured by a method comprising the steps of forming a wiring layer on the heavy metal layer.
以下、本発明の一実施例について、図面を参照して説明
する。An embodiment of the present invention will be described below with reference to the drawings.
第１図乃至第６図は、本実施例における半導体装置の製
造についてを、順に断面図で示したちのである。1 to 6 are cross-sectional views showing the manufacturing of a semiconductor device according to this embodiment.
まず第１図に示す如く、下地３の」二の層間膜４に、コ
ンタクト孔１を形成する。下地３は例えばＳｔやＡ７！
であり、多層化が進んでいるのでその他のＳｉ系やＡＩ
！、系のものを用いるのでもよく、また５ｔ−Ａｌ！な
どでもよい。層間膜２はＳ ｉ Ｏｚ等である。これら
下地３や層間膜４の材質は特に限定はない。コンタクト
孔１は２．０〜０．２５μｍルールで形成した。First, as shown in FIG. 1, a contact hole 1 is formed in the second interlayer film 4 of the base 3. For example, the base 3 is St or A7!
, and as multi-layering is progressing, other Si-based and AI
! , 5t-Al! may also be used. etc. The interlayer film 2 is made of S i Oz or the like. The materials of the base 3 and interlayer film 4 are not particularly limited. The contact hole 1 was formed according to the 2.0-0.25 μm rule.
次に第２図のように、このコンタクト孔１の内壁に導電
性を付与し得る層２１を形成する。この層２１は、少な
くともコンタクト孔１の内壁に形成すればよいの、であ
って、第２図の如くコンタクト孔１の外側にわたって形
成されるのでもよい。導電性を付与し得る物質とは、例
えば後工程において不純物をドープするなどのことによ
り導電性を持たせ得る物質、及びそれ自体もともと導電
性のある物質を含む。例えば金属のシリサイドや、金属
を用いることができる。シリサイドとしては、具体的に
は、ＷＳｉｘ、ＴｉＳｉｘ、ＭｏＳｉｘなどを例示でき
る。金属としては、Ａｌｌなどを例示できる。Next, as shown in FIG. 2, a layer 21 capable of imparting conductivity is formed on the inner wall of this contact hole 1. This layer 21 may be formed at least on the inner wall of the contact hole 1, but may also be formed over the outside of the contact hole 1 as shown in FIG. The substance capable of imparting conductivity includes a substance capable of imparting conductivity by, for example, doping with an impurity in a subsequent process, and a substance that itself is inherently conductive. For example, metal silicide or metal can be used. Specific examples of the silicide include WSix, TiSix, MoSix, and the like. Examples of the metal include All.
Ａｌを用いる場合、ＬＰ−ＣＶＤ（低圧ＣＶＤ）でＡ１
層を形成できる。この層２１の材質は、次工程で第３図
の如く側壁部にのみ層を残せる物ｉｔであればいずれも
用いることができる。下地がＳｉの時は、Ａｆｆは残し
易い物質と言える。その他、Ａ７層を用いる場合でも、
直接Ａｌを付けると膜質が悪くなるときには、適宜の層
を介し、多層にしてもよい。他の材料についても、−同
様である。When using Al, A1 by LP-CVD (low pressure CVD)
Can form layers. Any material can be used for this layer 21 as long as it can leave the layer only on the side wall portions as shown in FIG. 3 in the next step. When the base is Si, it can be said that Aff is a substance that is likely to remain. In addition, even when using A7 layer,
If the film quality deteriorates if Al is directly applied, a multilayer structure may be used with an appropriate layer interposed therebetween. The same applies to other materials.
次に本実施例にあっては、第３図に示すように、コンタ
クト孔１の内側にこの層２１を残す工程を行う。この工
程は、ＲＩＥ等のドライエッチを用いて、コンタクト孔
１の内壁部分にのみ層２１を残すことにより、達成でき
る。ドライエッチは異方性エッチであるので、この工程
に好ましく用いることができる。エツチングの時、層２
１をなす物質と下地３をなす物質とが異なる方が、選択
的エツチングにとって有利であり、かつ選択比が大きい
程、制御良く内側に残すことができる。下地３をＳｉと
し、層２１を金属シリサイドとした場合には、Ｓｔとシ
リサイドとは選択比が大きいので、好ましい。Next, in this embodiment, as shown in FIG. 3, a step is performed to leave this layer 21 inside the contact hole 1. This step can be accomplished by leaving the layer 21 only on the inner wall portion of the contact hole 1 using dry etching such as RIE. Since dry etching is anisotropic etching, it can be preferably used in this step. When etching, layer 2
It is advantageous for selective etching if the material forming 1 and the material forming base 3 are different, and the larger the selectivity ratio, the better control can be left on the inside. When the base 3 is made of Si and the layer 21 is made of metal silicide, it is preferable because the selection ratio between St and silicide is large.
残された層２１の上縁部つまり第３図の符号２１ａで示
す部分は、図の如くテーパをつけておくと、後に第５図
を参照して説明する配線層（へβ層）を乗せる時に好ま
しい。If the upper edge of the remaining layer 21, that is, the part indicated by reference numeral 21a in FIG. 3, is tapered as shown in the figure, a wiring layer (heβ layer), which will be explained later with reference to FIG. 5, will be placed on it. Sometimes preferred.
なお層２１を残す工程においては、少なくともコンタク
ト孔１の内側にのみこの１ｉ１ｆ２１を残せばよいので
あって、問題がなければコンタクト孔１の外側にわたっ
てもよい。また、前工程（層２１を形成する工程）にお
いて、すでに第２図と異なり第３図の如きコンタクト孔
１内側にのみ層２１を形成しである場合は、前工程とこ
の層２Ｊを残す工程とは兼ねられることになり、本発明
はこのような場合も含むものである。In the step of leaving the layer 21, it is sufficient to leave the layer 1i1f21 only on the inside of the contact hole 1, and if there is no problem, the layer 1i1f21 may be left on the outside of the contact hole 1. In addition, in the previous step (step of forming layer 21), if the layer 21 is already formed only inside the contact hole 1 as shown in FIG. 3, unlike FIG. 2, the step of leaving this layer 2J in the previous step and The present invention also includes such a case.
次に、第４図に図示のように、コンタクト孔ｌの内側部
の導電性を付与し得る層２１（本例では、前工程によっ
てコンタクト孔１の内側部に残されたものとして存在し
ている層２１）と、コンタクト孔底部１１との上に、重
金属層２２を形成する。本実施例では、重金属としてＷ
を用い、Ｗの選択デポジションによって重金属層２２を
形成した。選択デポジションの手段としては、ＬＰ−Ｃ
ＶＤを採用できる。従来技術の説明において述べたとお
り、Ｗの選択デポジションには、横方向のスパイクとい
う問題があるが、この構造であると、Ｗがスパイクする
のはシリサイドなどの層２１の方である。Next, as shown in FIG. 4, a layer 21 (in this example, a layer 21 that is left on the inside of the contact hole 1 by the previous process) that can impart conductivity to the inside of the contact hole 1 is shown in FIG. A heavy metal layer 22 is formed on the contact hole bottom 11 and the contact hole bottom 11. In this example, W is used as the heavy metal.
The heavy metal layer 22 was formed by selective deposition of W. As a means of selective deposition, LP-C
VD can be used. As mentioned in the description of the prior art, the selective deposition of W has the problem of lateral spikes, but in this structure, the W spikes are in the layer 21, such as silicide.
シリサイドであればこのスパイクにより導電性が゛′付
与される。例えばスパイクが第４図の破線２２ａ程度ま
で浸透することにより、良好なデバイスが得られる。ま
た下地３を通ってスパイクする部分も、第４図に細点を
施して符号２２ｂで示す程度であって、スパイクＳは横
方向には広がらない。このように、本構成ではスパイク
の問題は解決できるのであり、むしろシリサイドなどを
層２１の材料として用いる場合、このスパイクを利用す
る。In the case of silicide, this spike provides conductivity. For example, a good device can be obtained by penetrating the spikes to the extent of the broken line 22a in FIG. Further, the portion of the spikes passing through the base 3 is indicated by the fine dots 22b in FIG. 4, and the spikes S do not spread in the lateral direction. In this way, this configuration can solve the problem of spikes, and rather, when silicide or the like is used as the material for the layer 21, these spikes are utilized.
重金属としては、デポジションの容易さからするとＷが
好ましいが、Ｍｏも好適に採用することができ、その他
同様な重金属を用いることができる。As the heavy metal, W is preferable from the viewpoint of ease of deposition, but Mo can also be suitably used, and other similar heavy metals can be used.
次に第５図のように、この重金属層２２上に配線層２３
を形成する。配線Ｎ２３は、例えばＡｆｆにより形成で
きる。Next, as shown in FIG. 5, a wiring layer 23 is placed on this heavy metal layer 22.
form. The wiring N23 can be formed using Aff, for example.
その後、続けてこの配線層２３上にＳ ｉ ０２等によ
り層間膜４ａを形成し、コンタクト孔１ａを開設して、
爾後、同様にして装置を形成して行くことができる（第
６図参照）。Thereafter, an interlayer film 4a is formed using SiO2 or the like on the wiring layer 23, and a contact hole 1a is opened.
Thereafter, the device can be formed in the same manner (see FIG. 6).
第５図に示した如き本例の構成によれば、配線層２３か
細くなることによる抵抗の増大や、形成層相互の付着の
程度が悪いことによる抵抗の増大がなく、かつ相互関係
は安定するので、抵抗値も安定し、信転性の高い製品を
歩留り良く得ることができる。かつ、Ｗの選択的デポジ
ションによるスパイクの問題も解決できる。Ｗ以外の重
金属を用いた場合でも、同様に良好な結果が得られる。According to the configuration of this example as shown in FIG. 5, there is no increase in resistance due to thinning of the wiring layer 23 or increase in resistance due to poor adhesion between the formation layers, and the mutual relationship is stable. Therefore, the resistance value is stable, and products with high reliability can be obtained at a high yield. Moreover, the problem of spikes caused by selective deposition of W can also be solved. Even when heavy metals other than W are used, similarly good results can be obtained.
なお、第２図、第３図においては導電性を４１与し得る
層２１であったものが第５図においては、第４図におけ
るスパイクによって、導電性材料２１となっている。The layer 21 capable of imparting conductivity in FIGS. 2 and 3 becomes a conductive material 21 in FIG. 5 due to the spikes in FIG. 4.
デバイスの作動速度は殆ど溝のコンタクト抵抗で決まる
ので、本例のように抵抗値を低くすると、デバイスの高
速化が可能である。従来であると遅延時間が数１００
ｎ ｓｅｃ位であったのが、本例の構造であると数１０
ｎ ｓｅｃの高速デバイスが得られる。Since the operating speed of the device is determined mostly by the contact resistance of the groove, by lowering the resistance value as in this example, it is possible to increase the speed of the device. Conventionally, the delay time is several hundreds of seconds.
n sec, but with the structure of this example, it is several tens of seconds.
A high speed device of n sec is obtained.
なお第９図に示した従来例も高速デバイスではあるが、
その信頼性が低く、歩留りが悪いことは前記したとおり
である。Although the conventional example shown in FIG. 9 is also a high-speed device,
As mentioned above, the reliability is low and the yield is low.
このように本実施例によると、コンタクト孔１が１〜０
．２５μｍルールという小さい場合でも、実効コンタク
ト抵抗を低下させることができ、デバイスの高速化が可
能であり、かつ、Ｗ選択デポジションを採用する場合の
横方向のスパイクの問題を解決し、むしろこのスパイク
を有効に利用したものである。In this way, according to this embodiment, the contact hole 1 is 1 to 0.
．． Even in the case of a small 25 μm rule, it is possible to reduce the effective contact resistance, increase the speed of the device, and solve the problem of lateral spikes when using W selective deposition. This is an effective use of.
本実施例では、層２１のシリサイドとしてＬ Ｐ −Ｃ
ＶＤ ＷＳｉｘや、ＬＰ−ＣＶＤ ＡＡ等のステッ
プカバレージの高い材料によりデポジションを行い、か
つ選択比の高いＲＩＥ技術を用い、かつ重金属としてＬ
Ｐ−ＣＶＤ Ｗの選択デポジションを採用することに
よって、実用的な効果を一層高めることができる。In this example, L P -C is used as the silicide of the layer 21.
Deposition is performed using materials with high step coverage such as VD WSix and LP-CVD AA, and RIE technology with high selectivity is used, and L is used as a heavy metal.
By employing selective deposition of P-CVD W, practical effects can be further enhanced.
上述の如く、本発明の半導体装置及びその製造方法はコ
ンタクト孔について実効的な低抵抗化が図り得、かつ横
方向のスパイクの問題を解決できろものである。As described above, the semiconductor device and its manufacturing method of the present invention can effectively reduce the resistance of the contact hole and solve the problem of lateral spikes.
第１図乃至第６図は、本発明の一実施例について、その
製造工程順に断面図で示したものである。
第７図乃至第９図は、それぞれ従来技術を示す。
■・・・コンタクト孔、２１・・・導電性を付与し得る
層（導電性材料）、２２・・・重金属層、２３・・・配
線層。FIGS. 1 to 6 are cross-sectional views showing one embodiment of the present invention in the order of manufacturing steps. 7 to 9 each show the prior art. (2) Contact hole, 21 Layer capable of imparting conductivity (conductive material), 22 Heavy metal layer, 23 Wiring layer.
Claims (1)
性材料が形成され、該導電性材料とコンタクト孔底部の
上にタングステンまたはモリブデン等の重金属層が形成
されたことを特徴とする半導体装置。 ２、半導体基板にコンタクト孔を形成し、少なくとも該
コンタクト孔内壁に導電性を付与し得る層を形成する工
程と、該コンタクト孔内側部の導電性を付与し得る層と
コンタクト孔底部の上にタングステンまたはモリブデン
等の重金属層を形成する工程と、該重金属層上に配線層
を形成する工程とを備えて成る半導体装置の製造方法。[Claims] 1. A conductive material is formed on the inner wall of a contact hole formed in a semiconductor substrate, and a heavy metal layer such as tungsten or molybdenum is formed on the conductive material and the bottom of the contact hole. Characteristic semiconductor devices. 2. Forming a contact hole in a semiconductor substrate, forming a layer capable of imparting conductivity on at least the inner wall of the contact hole, and forming a layer capable of imparting conductivity inside the contact hole and on the bottom of the contact hole. A method for manufacturing a semiconductor device, comprising the steps of forming a heavy metal layer such as tungsten or molybdenum, and forming a wiring layer on the heavy metal layer.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60007600A JP2554043B2 (en) | 1985-01-21 | 1985-01-21 | Semiconductor device and manufacturing method thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60007600A JP2554043B2 (en) | 1985-01-21 | 1985-01-21 | Semiconductor device and manufacturing method thereof |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61168256A true JPS61168256A (en) | 1986-07-29 |
| JP2554043B2 JP2554043B2 (en) | 1996-11-13 |
Family
ID=11670293
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60007600A Expired - Fee Related JP2554043B2 (en) | 1985-01-21 | 1985-01-21 | Semiconductor device and manufacturing method thereof |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2554043B2 (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6366932A (en) * | 1986-09-08 | 1988-03-25 | Fujitsu Ltd | Selective growth method of high melting-point metal |
| US5084413A (en) * | 1986-04-15 | 1992-01-28 | Matsushita Electric Industrial Co., Ltd. | Method for filling contact hole |
| US5995243A (en) * | 1997-06-18 | 1999-11-30 | Hewlett-Packard Company | Illumination system with white level calibration for hand-held scanner |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5893255A (en) * | 1981-11-30 | 1983-06-02 | Toshiba Corp | Manufacture of semiconductor device |
-
1985
- 1985-01-21 JP JP60007600A patent/JP2554043B2/en not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5893255A (en) * | 1981-11-30 | 1983-06-02 | Toshiba Corp | Manufacture of semiconductor device |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5084413A (en) * | 1986-04-15 | 1992-01-28 | Matsushita Electric Industrial Co., Ltd. | Method for filling contact hole |
| JPS6366932A (en) * | 1986-09-08 | 1988-03-25 | Fujitsu Ltd | Selective growth method of high melting-point metal |
| US5995243A (en) * | 1997-06-18 | 1999-11-30 | Hewlett-Packard Company | Illumination system with white level calibration for hand-held scanner |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2554043B2 (en) | 1996-11-13 |
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