JPS61163457A - 周辺入出力ユニツト - Google Patents
周辺入出力ユニツトInfo
- Publication number
- JPS61163457A JPS61163457A JP60293341A JP29334185A JPS61163457A JP S61163457 A JPS61163457 A JP S61163457A JP 60293341 A JP60293341 A JP 60293341A JP 29334185 A JP29334185 A JP 29334185A JP S61163457 A JPS61163457 A JP S61163457A
- Authority
- JP
- Japan
- Prior art keywords
- input
- address
- output
- read
- memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/06—Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
- G06F12/0646—Configuration or reconfiguration
- G06F12/0653—Configuration or reconfiguration with centralised address assignment
- G06F12/0661—Configuration or reconfiguration with centralised address assignment and decentralised selection
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Communication Control (AREA)
- Memory System (AREA)
- Multi Processors (AREA)
- Bus Control (AREA)
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
く技術分野〉
本発明はコンピュータの周辺入出力ユニットをアドレス
するための装置に関するものであり、特に入出力アドレ
スがプログラム設定可能であるものに関する。
するための装置に関するものであり、特に入出力アドレ
スがプログラム設定可能であるものに関する。
〈発明の背景〉
多くのコンピュータは予め設定されている入出力アドレ
スを介して周辺入出力ユニットと接続されている。例え
ば、ＩＢＭノぐ一ンナルコンピュータ（ＩＢＮ ＰＣ
）は１６進数０００から５１Ｆの入出力アドレスレンジ
を１０２４持っておシ、これらのアドレスの８から１６
で典屋的な周辺装置が設定される。１０２４０入出力ア
ドレスは特にＩＢＭ ＰＣに取シ付けられた入出力装
置の予想される接続を行なうためには十分であるが、専
用の使用のために設定された１つ又はそれ以上のアドレ
スを持つようにして売られている装置には十分ではない
。その結果、同じコンピュータ（特に、異なる製造元か
らの）に取シ付けられた１つ又はそれ以上の入出力装置
は重複し走入出力アドレスを持っていた。
スを介して周辺入出力ユニットと接続されている。例え
ば、ＩＢＭノぐ一ンナルコンピュータ（ＩＢＮ ＰＣ
）は１６進数０００から５１Ｆの入出力アドレスレンジ
を１０２４持っておシ、これらのアドレスの８から１６
で典屋的な周辺装置が設定される。１０２４０入出力ア
ドレスは特にＩＢＭ ＰＣに取シ付けられた入出力装
置の予想される接続を行なうためには十分であるが、専
用の使用のために設定された１つ又はそれ以上のアドレ
スを持つようにして売られている装置には十分ではない
。その結果、同じコンピュータ（特に、異なる製造元か
らの）に取シ付けられた１つ又はそれ以上の入出力装置
は重複し走入出力アドレスを持っていた。
この不都合を避ける１つの方法としては入出力装置にス
イッチを取シ付けることであシ、これによシアドレスは
ハードウェアでプログラム可能となる。
イッチを取シ付けることであシ、これによシアドレスは
ハードウェアでプログラム可能となる。
そのスイッチは個々のコンピュータに取り付けられてい
る周辺装置のアドレス間で不都合を避けるようにプログ
ラムされる。さらに、ハードウェアのスイッチがグログ
ラムされた時、コンピュータのソフトウェアも新しくプ
ログラムされたアドレスをアクセスするように変えられ
なければならない。このような装置はコンピュータが解
体されなければならないために、製造するための費用と
取り付けるための時間がかかることは明らかである。こ
の組み立て解体の過程はスイッチ位置を変頁する時はい
つでも人出カニニット又はコンピュータに損傷を与える
ことになる。
る周辺装置のアドレス間で不都合を避けるようにプログ
ラムされる。さらに、ハードウェアのスイッチがグログ
ラムされた時、コンピュータのソフトウェアも新しくプ
ログラムされたアドレスをアクセスするように変えられ
なければならない。このような装置はコンピュータが解
体されなければならないために、製造するための費用と
取り付けるための時間がかかることは明らかである。こ
の組み立て解体の過程はスイッチ位置を変頁する時はい
つでも人出カニニット又はコンピュータに損傷を与える
ことになる。
〈発明の概要〉
ソフトウェアによるプログラム可能な入出力アドレスを
もつことが、ハードウェアを修正する必要性を除くため
に望ましい。しかしながら、装置によっては一般のコン
ピュータ操作中に入出力周辺ユニットにこのようなアド
レスを最初に指足しなければならない。この発明はプロ
グラム可能な入出力アドレスもしくは入出力アドレスの
グループを定義する受信データのために入力装置に電気
回路を設けることによシこの問題に独特な解決を与える
ものである。
もつことが、ハードウェアを修正する必要性を除くため
に望ましい。しかしながら、装置によっては一般のコン
ピュータ操作中に入出力周辺ユニットにこのようなアド
レスを最初に指足しなければならない。この発明はプロ
グラム可能な入出力アドレスもしくは入出力アドレスの
グループを定義する受信データのために入力装置に電気
回路を設けることによシこの問題に独特な解決を与える
ものである。
ここで、データはコンピュータの主メモリであるリード
オンリーメモリ（ＲＯＭ）の１つに応答するよう１つの
メモリアドレスとして書き込まれる。この装置の特徴と
するところはこのメモリアドレスとしての書き込みがＲ
ＯＭの構成に影響を、 与えない゛ことである。これ
故に、ＲＯＭアドレスに応答する入出力ユニットを持つ
ことによって、ソフトウェアで指定可能な入出力アドレ
スはコンピュータの一般的な操作に影響することなく書
き込むことができる。ＩＢＮ ＰＣには基本システム
において、ＲＯＭを指定する６５５３６のアドレス（１
６進数ｐｏｏｏｏからＦＦＦＦＦ）がある。これらのア
ドレスの各々は異なった１つの周辺ユニットにソフトウ
ェアの指定による１つの操作アドレスが使用される。こ
の技術はＲＯＭを指定するのに比較的大きなアドレスブ
ロックを持つコンピュータに容易に適用することができ
る。
オンリーメモリ（ＲＯＭ）の１つに応答するよう１つの
メモリアドレスとして書き込まれる。この装置の特徴と
するところはこのメモリアドレスとしての書き込みがＲ
ＯＭの構成に影響を、 与えない゛ことである。これ
故に、ＲＯＭアドレスに応答する入出力ユニットを持つ
ことによって、ソフトウェアで指定可能な入出力アドレ
スはコンピュータの一般的な操作に影響することなく書
き込むことができる。ＩＢＮ ＰＣには基本システム
において、ＲＯＭを指定する６５５３６のアドレス（１
６進数ｐｏｏｏｏからＦＦＦＦＦ）がある。これらのア
ドレスの各々は異なった１つの周辺ユニットにソフトウ
ェアの指定による１つの操作アドレスが使用される。こ
の技術はＲＯＭを指定するのに比較的大きなアドレスブ
ロックを持つコンピュータに容易に適用することができ
る。
このように、本発明に従って１つのコンピュータに１つ
の入出力ユニットを提供し、このコンピュータは第１の
メモリアドレスの組に応答するランダムアクセスメモリ
（ＲＡＭ）、重複することのない第２のメモリアドレス
の組に応答する＋７−ドオン゛リーメモリ（ＲＯＭ）及
びメモリ読み出し制御信号を使用する時にそこからデー
タを読み出すためにリードオンリーメモリを選択的にア
ドレスし、また別々にメモリ読み出しもしくは書き込み
制御信号を使用する時に′データを読み出しもしくは書
き込むためにランダムアクセスメモリを選択的にアドレ
スするマイクロコンｅユータヲ構成している。入出カニ
ニックはメモリ書き込み制御信号の存在でマイクロプロ
セッサからデータを受信するレソスタとメモリのＲＯＭ
Ｑ域の１つの複製である特定のアドレスによって特徴ず
けられる。
の入出力ユニットを提供し、このコンピュータは第１の
メモリアドレスの組に応答するランダムアクセスメモリ
（ＲＡＭ）、重複することのない第２のメモリアドレス
の組に応答する＋７−ドオン゛リーメモリ（ＲＯＭ）及
びメモリ読み出し制御信号を使用する時にそこからデー
タを読み出すためにリードオンリーメモリを選択的にア
ドレスし、また別々にメモリ読み出しもしくは書き込み
制御信号を使用する時に′データを読み出しもしくは書
き込むためにランダムアクセスメモリを選択的にアドレ
スするマイクロコンｅユータヲ構成している。入出カニ
ニックはメモリ書き込み制御信号の存在でマイクロプロ
セッサからデータを受信するレソスタとメモリのＲＯＭ
Ｑ域の１つの複製である特定のアドレスによって特徴ず
けられる。
く実施例〉
以下に本発明の詳細を述べると、２組のアドレスを参照
する。第１の組は周辺入出力ユニットとパワーアップも
しくはリセットした後のコンピュータとの間の接続をす
るために使われる初期アドレスである。２番目の組は一
度確立されたコンビは一般目的の、コンピュータ１１に
接続されておシ、例示としてＩＢＮ ＰＣと同じアド
レスもしくはメモリマツプをもっている。周辺入出力ユ
ニット３０の一般的に知られたタイプのものがこれとユ
ニット１０との構成の差異を例示している。コンピュー
タ１１はマイクロプロセッサ１２を含んでおシ、マイク
ロプロセッサ１２は２０ビツトアドレスバス１３．８ビ
ツトデータバス１４、メモリ書き込みストローブ１５及
びメモリ読み出しストローブ１６を介して１６進数アド
レスｏｏｏｏ。
する。第１の組は周辺入出力ユニットとパワーアップも
しくはリセットした後のコンピュータとの間の接続をす
るために使われる初期アドレスである。２番目の組は一
度確立されたコンビは一般目的の、コンピュータ１１に
接続されておシ、例示としてＩＢＮ ＰＣと同じアド
レスもしくはメモリマツプをもっている。周辺入出力ユ
ニット３０の一般的に知られたタイプのものがこれとユ
ニット１０との構成の差異を例示している。コンピュー
タ１１はマイクロプロセッサ１２を含んでおシ、マイク
ロプロセッサ１２は２０ビツトアドレスバス１３．８ビ
ツトデータバス１４、メモリ書き込みストローブ１５及
びメモリ読み出しストローブ１６を介して１６進数アド
レスｏｏｏｏ。
から５ＦＦＦＦ（基本システム）又は９１ＦＦＦ（払罎
システム）の第１の組に指定されたランダムアクセスメ
モリ（ＲＡＭ）１７に接続されている。マイクロプロセ
ッサ１２からのアドレスバス１３、データバス１４そし
て読み出しストローブ１６は、また、リードオンリメモ
リ（ＲＵＭ）と接続されておシ、リードオンメモリは１
６進数アドレスｐｏｏｏｏからＦＦＦＦＦの第２の重複
することのない組に指定されている。
システム）の第１の組に指定されたランダムアクセスメ
モリ（ＲＡＭ）１７に接続されている。マイクロプロセ
ッサ１２からのアドレスバス１３、データバス１４そし
て読み出しストローブ１６は、また、リードオンリメモ
リ（ＲＵＭ）と接続されておシ、リードオンメモリは１
６進数アドレスｐｏｏｏｏからＦＦＦＦＦの第２の重複
することのない組に指定されている。
周辺ユニット１０は、アドレス１３に接続されて、ＲＯ
Ｍ１Ｂを指定する２番目の組のレンツ内・の初期アドレ
スＦＦ１８Ｈに応答する、反転及び非反転入力を有する
ＡＮＤｐｒ −ト２０を具備している。
Ｍ１Ｂを指定する２番目の組のレンツ内・の初期アドレ
スＦＦ１８Ｈに応答する、反転及び非反転入力を有する
ＡＮＤｐｒ −ト２０を具備している。
ソフトウェアによるグログ２ム制御のもとで、マイクロ
プロセッサ１２は共働してバス１３のこのアドレスと線
１５のメモリ書き込みストローブを転送する。これらの
信号の同時発生によりＡＮＤ’ｐ”−）２１の出力を発
生し、これによりＤ型フリップフロップ２２をセットし
、そして入出力アドレスバスタ２５をバス１４で同時に
転送されているデーターとストアするようにストローブ
（５ｔｒｏｂｅ ） する。この実施例では、このデー
タは、１６進数ＯＯＯから５１Ｆの範囲で入出力操作ア
ドレスに対して８／１０が最も有意ビットである。その
後、ＡＮＤ’ｉ’−）２１は、スイッチ２４を介してゲ
ートの反転入力と接続されたＤ型゛７リツグフロツプ２
２のＱ出力によって無効にされる。そこて、レジスタ２
３はこのアドレスをラッチする。Ｑ出力は、また、入出
力アドレスレジスタ２３の出力に接続された１つの入力
とアドレスバス１３に接続された他の入力をもつ入出カ
一致検出器２５をイネーブルにする。
プロセッサ１２は共働してバス１３のこのアドレスと線
１５のメモリ書き込みストローブを転送する。これらの
信号の同時発生によりＡＮＤ’ｐ”−）２１の出力を発
生し、これによりＤ型フリップフロップ２２をセットし
、そして入出力アドレスバスタ２５をバス１４で同時に
転送されているデーターとストアするようにストローブ
（５ｔｒｏｂｅ ） する。この実施例では、このデー
タは、１６進数ＯＯＯから５１Ｆの範囲で入出力操作ア
ドレスに対して８／１０が最も有意ビットである。その
後、ＡＮＤ’ｉ’−）２１は、スイッチ２４を介してゲ
ートの反転入力と接続されたＤ型゛７リツグフロツプ２
２のＱ出力によって無効にされる。そこて、レジスタ２
３はこのアドレスをラッチする。Ｑ出力は、また、入出
力アドレスレジスタ２３の出力に接続された１つの入力
とアドレスバス１３に接続された他の入力をもつ入出カ
一致検出器２５をイネーブルにする。
システムが最初にパワーアップした時に、周辺ユニニッ
ト１０は１０ビツト入出力アドレスの最も有意の８ビツ
トがレジスタ２５にデータバス１４を転送されるまでは
いかなる入出力アドレスにも応答しない。その後、バス
１３の入出力アドレスの全ての転送がアドレス一致検出
器２５で検出される一致を生ぜしめ、これが入出力読み
出し又は２６へもしくは入出力ユニット２６から転送す
るｆ−）信号を生ぜしめる。あむゆる入出力ユニットの
入力アドレスは１６進数ＯＯＯ乃至ＦＦＦであるが、Ｉ
ＢＮＰＣの全アドレス範囲は１６進数ｏｏｏｏｏ乃至Ｆ
ＦＦＦＦであるため、２０ビット２進アドレス信号のう
ち有意の最小の１０ビツトのみがどれか１つの入出力ア
ドレスをユニークに特定するために要求される。残りの
アドレスビットは、１つの入出力アドレスが転送されて
入出力制御線２７又は２８がストローブされた時に、「
関係なく」なる。この笑逓例ではこれら１０ビツト中の
８ビツト（ビット２からビット９）がデーータ＠１４を
介してレジスタ２５へ転送される。
ト１０は１０ビツト入出力アドレスの最も有意の８ビツ
トがレジスタ２５にデータバス１４を転送されるまでは
いかなる入出力アドレスにも応答しない。その後、バス
１３の入出力アドレスの全ての転送がアドレス一致検出
器２５で検出される一致を生ぜしめ、これが入出力読み
出し又は２６へもしくは入出力ユニット２６から転送す
るｆ−）信号を生ぜしめる。あむゆる入出力ユニットの
入力アドレスは１６進数ＯＯＯ乃至ＦＦＦであるが、Ｉ
ＢＮＰＣの全アドレス範囲は１６進数ｏｏｏｏｏ乃至Ｆ
ＦＦＦＦであるため、２０ビット２進アドレス信号のう
ち有意の最小の１０ビツトのみがどれか１つの入出力ア
ドレスをユニークに特定するために要求される。残りの
アドレスビットは、１つの入出力アドレスが転送されて
入出力制御線２７又は２８がストローブされた時に、「
関係なく」なる。この笑逓例ではこれら１０ビツト中の
８ビツト（ビット２からビット９）がデーータ＠１４を
介してレジスタ２５へ転送される。
最小の有意の２ビツト、アドレスバス１３の０と１は検
出器２５で合致しないで、入出力ユニット２６に直接に
接続される。その結果、４つの分離したＩ１０アドレス
は入出力ユニット２６へ又は入出力ユニット２６からの
データの流れを制御するのに使用できる。
出器２５で合致しないで、入出力ユニット２６に直接に
接続される。その結果、４つの分離したＩ１０アドレス
は入出力ユニット２６へ又は入出力ユニット２６からの
データの流れを制御するのに使用できる。
もし、スイッチ２４が、Ｄ型クリップ２２によってＡＮ
Ｉ）ゲート２１が無効にならないように恢地されている
と、交互に１つのアドレスがＲＯＭ１８の影響を受けな
いで、選択された１６進アドレスＦ ／ ／” ８ Ｅ
に１つの書き込みが発生するたびにレソスタ２６の中に
ラッチすることができる。
Ｉ）ゲート２１が無効にならないように恢地されている
と、交互に１つのアドレスがＲＯＭ１８の影響を受けな
いで、選択された１６進アドレスＦ ／ ／” ８ Ｅ
に１つの書き込みが発生するたびにレソスタ２６の中に
ラッチすることができる。
ＲＯＭメモリの範囲は１６進ＦＯＯＯＯからＦＦＦＦＦ
でおるので、６５，５３６の可能なアドレスが入出力ユ
ニット２６と接続を初めるためにＡＮＤ’ｆ”−）２０
に設定することができる代シに、次の初期アドレスの発
生がユニット１０の操作アドレスにおいて再プログラム
の状態になるように、代８１１ＫＩＤ型フリッグフロッ
グ２２は線５１の信号によりり七ッ卜することができる
。
でおるので、６５，５３６の可能なアドレスが入出力ユ
ニット２６と接続を初めるためにＡＮＤ’ｆ”−）２０
に設定することができる代シに、次の初期アドレスの発
生がユニット１０の操作アドレスにおいて再プログラム
の状態になるように、代８１１ＫＩＤ型フリッグフロッ
グ２２は線５１の信号によりり七ッ卜することができる
。
一般の周辺入出力ユニット５０はそれとバス１３の１０
ビツト入出力アドレスとの間で一致した時はいつでも入
出力ユニット３５をイネ−グルとする初期設定入出力ア
ドレス一致検出器３２を言んでいる。そして、人出カニ
ニット５５は良く知られた方法で入出力読み出しもしく
は書き込みストローブ２７もしくは２８の制御のもとて
バス１４を介してデータを転送又は受け取る。しかしな
がら、この入出力アドレスの操作においてはユニット６
０のハードウェアによる初期設定をしたので、変更の必
要がない。
ビツト入出力アドレスとの間で一致した時はいつでも入
出力ユニット３５をイネ−グルとする初期設定入出力ア
ドレス一致検出器３２を言んでいる。そして、人出カニ
ニット５５は良く知られた方法で入出力読み出しもしく
は書き込みストローブ２７もしくは２８の制御のもとて
バス１４を介してデータを転送又は受け取る。しかしな
がら、この入出力アドレスの操作においてはユニット６
０のハードウェアによる初期設定をしたので、変更の必
要がない。
代りの適用において、データは１つの完全な２０ピット
操作アドレスが８ビットデータバス１４ｔ−経て転送さ
れ得るようにいくつかの異なったＲＯＭアドレスで周辺
ユニット１０に書き込まれ得る。代シに、連続的なデー
タは周辺ユニット１０の同じＲＯＭアドレスに書き込む
ことができる。何らかの試行でＲＯＭ１８の相当するア
ドレスにストアされた情報と不一致となった後は、これ
らのＲＯＭアドレスで情報は周辺ユニット１０から読み
出されることはないことは明らかでおる。
操作アドレスが８ビットデータバス１４ｔ−経て転送さ
れ得るようにいくつかの異なったＲＯＭアドレスで周辺
ユニット１０に書き込まれ得る。代シに、連続的なデー
タは周辺ユニット１０の同じＲＯＭアドレスに書き込む
ことができる。何らかの試行でＲＯＭ１８の相当するア
ドレスにストアされた情報と不一致となった後は、これ
らのＲＯＭアドレスで情報は周辺ユニット１０から読み
出されることはないことは明らかでおる。
図面は本発明による実施例であり、１つのコンピュータ
に接続された１つの周辺入出力ユニットを示す。 図中、１０は周辺入出力ユニット、１１はコンピュータ
、１２はマイクロプロセッサ、１３はアドレスバス、１
４はデータバス、１５はメモリ書き込みストローブ、１
６はメモリ読み出しストローブ、１７はランダムアクセ
スメモリ、１８はリードオンリメモリ、２０はＡＮＤｙ
−ト、２５は入出力アドレスバスタ、２６は入出力ユニ
ット、３０は一般の周辺入出力ユニットをそれぞれ示す
。
に接続された１つの周辺入出力ユニットを示す。 図中、１０は周辺入出力ユニット、１１はコンピュータ
、１２はマイクロプロセッサ、１３はアドレスバス、１
４はデータバス、１５はメモリ書き込みストローブ、１
６はメモリ読み出しストローブ、１７はランダムアクセ
スメモリ、１８はリードオンリメモリ、２０はＡＮＤｙ
−ト、２５は入出力アドレスバスタ、２６は入出力ユニ
ット、３０は一般の周辺入出力ユニットをそれぞれ示す
。
Claims (1)
- 【特許請求の範囲】 １、コンピュータのための周辺入出力ユニットであって
、 このコンピュータは、 第１のアドレスの組に応答するランダムアクセスメモリ
と、重複しない第２のアドレスの組に応答するリードオ
ンリーメモリと、メモリ読み出し制御信号を使用する際
にデータを読み出すために該リードオンリーメモリを選
択的にアドレス、別々にメモリ読み出しもしくはメモリ
書き込み制御信号を使用する際にはデータを読み出しも
しくは書き込むためにランダムアクセスメモリを選択的
にアドレスするマイクロプロセッサとを含む周辺入出力
ユニットにおいて、 前記第２のアドレスの組の選択された１つを検出するた
めの手段と、 前記メモリ書き込み制御信号を検出するための手段と、 前記マイクロプロセッサからデーターを受信するために
、前記選択された１つのアドレスと前記検出手段による
メモリ書き込み制御信号の同時検出に応答する記憶手段
と を具備することを特徴とする周辺入出力ユニット。 ２、前記記憶手段に受け取られたデータが、ユニットの
入出力作動アドレスの少なくとも一部を示し、 別々に入出力読み出しもしくは書き込み制御信号を使用
する際に前記周辺ユニットからデータを読み出しもしく
は書き込むために前記記憶手段のデータと前記マイクロ
プロセッサから転送された入出力アドレスとの検出され
た一致に応答する手段を備えた特許請求の範囲第１項記
載の周辺入出力ユニット。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US688548 | 1985-01-03 | ||
| US06/688,548 US4675813A (en) | 1985-01-03 | 1985-01-03 | Program assignable I/O addresses for a computer |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61163457A true JPS61163457A (ja) | 1986-07-24 |
Family
ID=24764853
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60293341A Pending JPS61163457A (ja) | 1985-01-03 | 1985-12-27 | 周辺入出力ユニツト |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US4675813A (ja) |
| EP (1) | EP0187453B1 (ja) |
| JP (1) | JPS61163457A (ja) |
| KR (1) | KR870006466A (ja) |
| CA (1) | CA1217873A (ja) |
| DE (1) | DE3573849D1 (ja) |
Families Citing this family (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4912627A (en) * | 1985-08-14 | 1990-03-27 | Apple Computer, Inc. | Method for storing a second number as a command address of a first peripheral device and a third number as a command address of a second peripheral device |
| US4875158A (en) * | 1985-08-14 | 1989-10-17 | Apple Computer, Inc. | Method for requesting service by a device which generates a service request signal successively until it is serviced |
| US4918598A (en) * | 1985-08-14 | 1990-04-17 | Apple Computer, Inc. | Method for selectively activating and deactivating devices having same first address and different extended addresses |
| US4910655A (en) * | 1985-08-14 | 1990-03-20 | Apple Computer, Inc. | Apparatus for transferring signals and data under the control of a host computer |
| JP2644554B2 (ja) * | 1988-11-15 | 1997-08-25 | 株式会社日立製作所 | 情報処理システム |
| US5093776A (en) * | 1989-06-15 | 1992-03-03 | Wang Laboratories, Inc. | Information processing system emulation apparatus and method |
| IL96808A (en) * | 1990-04-18 | 1996-03-31 | Rambus Inc | Introductory / Origin Circuit Agreed Using High-Performance Brokerage |
| US5367640A (en) * | 1991-04-30 | 1994-11-22 | Hewlett-Packard Company | System for configuring an input/output board in a computer |
| US5274771A (en) * | 1991-04-30 | 1993-12-28 | Hewlett-Packard Company | System for configuring an input/output board in a computer |
| CA2092486C (en) * | 1992-05-11 | 1999-05-11 | Vincent Ferri | Automatic slot identification and address decoding system |
| US5561813A (en) * | 1993-08-27 | 1996-10-01 | Advanced System Products, Inc. | Circuit for resolving I/O port address conflicts |
| US5590374A (en) * | 1993-09-10 | 1996-12-31 | Fujitsu Limited | Method and apparatus for employing a dummy read command to automatically assign a unique memory address to an interface card |
| US5522086A (en) * | 1993-10-29 | 1996-05-28 | Sierra Semiconductor Canada, Inc. | Software configurable ISA bus card interface with security access read and write sequence to upper data bits at addresses used by a game device |
| US5634075A (en) * | 1995-01-11 | 1997-05-27 | Cirrus Logic, Inc. | Backward compatibility for plug and play systems |
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