JPS61161563A - Storage device - Google Patents

Storage device

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Publication number
JPS61161563A
JPS61161563A JP60002847A JP284785A JPS61161563A JP S61161563 A JPS61161563 A JP S61161563A JP 60002847 A JP60002847 A JP 60002847A JP 284785 A JP284785 A JP 284785A JP S61161563 A JPS61161563 A JP S61161563A
Authority
JP
Japan
Prior art keywords
error
generation circuit
syndrome
check
data
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP60002847A
Other languages
Japanese (ja)
Inventor
Toru Takishima
瀧島 亨
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP60002847A priority Critical patent/JPS61161563A/en
Publication of JPS61161563A publication Critical patent/JPS61161563A/en
Pending legal-status Critical Current

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Abstract

PURPOSE:To detect an error during the system is operating by fetching an error check signal together with data into the SEC-DED code which a storage device has. CONSTITUTION:The storage device is provided with a parity checker 15, an error generating circuit 14, a NOR gate 40, a check bit generating circuit 2, a memory matrix circuit 6, a syndrome generating circuit 8, and a decoder 9. The syndrome generating circuit 8 uses read data, which is read out from a storage position determined by the address of the memory matrix circuit 6, and a check bit corresponding to read data to generate a syndrome. The decoder 9 decodes the syndrome from the syndrome generating circuit 8 to detect whether the parity checker 15 is faulty or not during the system is operating.

Description

【発明の詳細な説明】 (産業上の利用分野) 本発明は8BO−DgD符号を有する記憶装置に関し、
特にそのエラーチェックにI[fル。
Detailed Description of the Invention (Industrial Application Field) The present invention relates to a storage device having an 8BO-DgD code,
Especially for that error check.

(従来の技術) 従来からエラーチェックは定期保守による診断テスト、
あるいはシステムの立上げ前の診断テストのみによって
行われていた。システムを1日の内で1度もダウンさせ
ない、いわゆる24時間システムにおいては、特に定期
保守による診断テストしか実行できなかった。
(Conventional technology) Error checking has traditionally been carried out through diagnostic tests during regular maintenance,
Alternatively, this was done only through diagnostic tests before system startup. In so-called 24-hour systems, where the system does not go down even once in a day, diagnostic tests can only be performed during regular maintenance.

(発明が解決しようとする問題点) 従って、記憶装置のエラーチェック回路が先に故障して
、エラーチェック回路により検出できるエラーがその後
に発生してもエラーを検出することはなく、システムは
動作してしまうため、誤ったデータを書込み、あるいは
読出すと云う欠点があった。
(Problem to be Solved by the Invention) Therefore, even if the error check circuit of the storage device fails first and an error that can be detected by the error check circuit occurs subsequently, the error will not be detected and the system will continue to operate. Therefore, there is a drawback that erroneous data may be written or read.

本発明の目的は、記憶装置の有する8EC−DBD符号
にエラニチェック信号をデータと共に取込むことにより
上記欠点を解決し、システム動作中にエラー検出するこ
とができるように構成した記憶装置を提供することにあ
る。
An object of the present invention is to solve the above-mentioned drawbacks by incorporating an error check signal together with data into the 8EC-DBD code possessed by the storage device, and to provide a storage device configured to detect errors during system operation. It's about doing.

(問題点を解決するための手段) 本発明による記憶装置はパリティチェッカと、エラー発
生回路と、NORゲートと、チェックビット生成回路と
、メモリマトリクス回路と、シンドローム生成回路と、
デコーダとを備えたものである。
(Means for Solving the Problems) A storage device according to the present invention includes a parity checker, an error generation circuit, a NOR gate, a check bit generation circuit, a memory matrix circuit, a syndrome generation circuit,
It is equipped with a decoder.

パリティチェッカはデータ、あるいはアドレスのエラー
をチェックするためのものである。
The parity checker is for checking data or address errors.

エラー発生回路は、パリティチェッカに加えるエラーを
強制的に発生させるためのものである。
The error generation circuit is for forcibly generating an error to be added to the parity checker.

NORゲートは、パリティチェッカの出力信号とチェッ
クモードを示す制御信号とのNOR論理をとるためのも
のである。
The NOR gate is for performing NOR logic between the output signal of the parity checker and the control signal indicating the check mode.

チェックピット生成回路fl、NORゲートよシ得られ
たNOR論理信号と書込みデータとか1.5FlfO−
DFJD符号によるチェックビットを発生するためのも
のである。
Check pit generation circuit fl, NOR logic signal obtained from NOR gate and write data 1.5FlfO-
This is for generating check bits based on the DFJD code.

メモリマトリクス回路は、チェックピット生成回路から
のチェックピットと書込みデータとを、指示され九アド
レスにょシ決定される記憶位置に格納するためのもので
ある。
The memory matrix circuit is for storing the check pits and write data from the check pit generating circuit in designated storage locations determined by nine addresses.

シンドローム生成回路は、メモリマトリクス回路の指定
されたアドレスで決定される記憶位置から読出された読
出しデータと、読出しデータに対応したチェックピット
とを使用してシンドロームを発生する几めのものである
The syndrome generating circuit is a sophisticated circuit that generates a syndrome using read data read from a storage location determined by a designated address of the memory matrix circuit and check pits corresponding to the read data.

デコーダはシンドローム生成回路からのシンドロームを
解読して、エラーチェッカが故障しているか否かを動作
中に検出するためのものである。
The decoder is for decoding the syndrome from the syndrome generation circuit and detecting whether or not the error checker is out of order during operation.

(実 流側) 次に1本発明を図面を参照して詳細に説明する。(Actual flow side) Next, one embodiment of the present invention will be explained in detail with reference to the drawings.

第1図は、本発明による記憶装置の一実施例を示すプ四
ツク図である。第1図において、l、3,5,7.10
〜12.16はそれぞれレジスタ、2はチェックピット
生成回路、6はメそり!トリクス回路、8はシンドロー
ム生成回路、9はデコーダ、13は訂正回路、14はエ
ラー発生回路、15はパリティチェッカ、36はセレク
タ、38はNORゲートである。
FIG. 1 is a four-dimensional diagram showing one embodiment of a storage device according to the present invention. In Figure 1, l, 3, 5, 7.10
~12.16 are registers, 2 is a check pit generation circuit, and 6 is a mesori! 8 is a syndrome generation circuit, 9 is a decoder, 13 is a correction circuit, 14 is an error generation circuit, 15 is a parity checker, 36 is a selector, and 38 is a NOR gate.

第1図を参照して書込み動作においては、信号線17上
の書込みデータがレジスタ1とセレクタ36とを介して
パリティチェッカ15に送出されてチェックされる。こ
の場合、書込みデータのビットが反転していればレジス
タ16に@l”がセットされる。レジスタ16に@1′
がセットされると、上記@1′″のセットが演算処理装
置(図示してない)へ報告されると共にメモリマトリク
ス回路6への書込みが禁止される。
Referring to FIG. 1, in a write operation, write data on signal line 17 is sent to parity checker 15 via register 1 and selector 36 and checked. In this case, if the write data bit is inverted, @l'' is set in the register 16. @1' is set in the register 16.
When is set, the setting of @1'' is reported to the arithmetic processing unit (not shown) and writing to the memory matrix circuit 6 is prohibited.

もし、パリティチェッカ15が故障して信号線33上の
出力信号が@01になった場合には、書込みデータのビ
ットが反転してもパリティチェッカ15ではエラーを検
出しないでレジスタ16は@1mにセットされない。従
って、この場合には書込み動作のときにエラー発生回路
14から信号線32に送出された出力信号を@1#にセ
ットする。しかし、パリティチェッカ15が故障して信
号線33上の出力信号が′″0″になっていると、エラ
ー発生回路14から信号線32上に送出された出力信号
が@l”にセットされるのとはy同じタイミングで信号
線40上のエラーチェック制御信号が@0”にセットさ
れる。そこで、ORゲート38から信号線39上に送出
された出力信号は″1′にセットされ、信号線39上の
信号と信号線18上のデータとからチェックピット生成
回路2によシチェツクビットを生成して信号線19に送
出され、信号線20上のチェックピットと信号線23上
のデータとがメモリマトリクス回路6へ書込まれる。読
出し動作のときに、信号線39上のエラーチェック信号
に対応した信号線26上のシンドロームがシンドローム
生成回路8によシ生成され、デコーダ9でパリティチェ
ッカ15の故障を検出してレジスタIIK@l ’がセ
ットされる。レジスタ11に″ 1″がセットされると
、演算処理装置へ上記″1”のセットが報告される。
If the parity checker 15 fails and the output signal on the signal line 33 becomes @01, even if the write data bits are inverted, the parity checker 15 will not detect an error and the register 16 will become @1m. Not set. Therefore, in this case, the output signal sent from the error generation circuit 14 to the signal line 32 during the write operation is set to @1#. However, if the parity checker 15 fails and the output signal on the signal line 33 becomes ``0'', the output signal sent from the error generating circuit 14 onto the signal line 32 is set to @l''. At the same timing as y, the error check control signal on the signal line 40 is set to @0''. Therefore, the output signal sent from the OR gate 38 onto the signal line 39 is set to "1", and the check pit generation circuit 2 generates a check bit from the signal on the signal line 39 and the data on the signal line 18. The check pits on the signal line 20 and the data on the signal line 23 are written into the memory matrix circuit 6. During the read operation, the error check signal on the signal line 39 is The syndrome on the corresponding signal line 26 is generated by the syndrome generation circuit 8, and the decoder 9 detects a failure of the parity checker 15 and sets the register IIK@l'.The register 11 is set to "1". Then, the above-mentioned set of "1" is reported to the arithmetic processing unit.

パリティチェッカ15が正常に動作している場合には、
書込み動作のときにエラー発生回路14から信号線32
上に送出した出力信号を”l#にセットすると、信号線
33上のエラー信号が11”になるため信号線39上の
エラーチェック信号は”O#になる。従って、チェック
ビット生成回路2によって生成され信号線19上に送出
されたチェックビットは、信号線18上のデータによっ
て決定される。エラー発生回路14から信号線32上に
送出された出力信号を11”にセットするタイミングは
、信号線18上の書込みデータがパリティチェッカ15
でチェックされた後であることが必要である。もし、タ
イミングがこの関係を満足しないと、書込みデータのエ
ラーがデータビットの反転によるエラーであるか、ある
いはエラー発生回路14によるエラーであるのかの判別
は実行できない。
If the parity checker 15 is operating normally,
During a write operation, the signal line 32 is sent from the error generation circuit 14.
When the output signal sent above is set to "l#," the error signal on the signal line 33 becomes "11" and the error check signal on the signal line 39 becomes "O#. Therefore, the check bit generation circuit 2 The check bit generated and sent onto the signal line 19 is determined by the data on the signal line 18.The timing at which the output signal sent from the error generation circuit 14 onto the signal line 32 is set to 11'' is determined by the signal The write data on line 18 is checked by parity checker 15.
It is necessary that the If the timing does not satisfy this relationship, it is impossible to determine whether an error in the write data is an error caused by inversion of data bits or an error caused by the error generation circuit 14.

第2図は、第1図に示す記憶装置の各信号のタイミング
を示すタイミング図である。すなわち、信号線18上の
書込みデータがビット反転していると、パリティチェッ
カ15から信号線33上に送出された出力信号は実線に
よシ示すタイミングにおいて″1 ”になる。
FIG. 2 is a timing diagram showing the timing of each signal of the storage device shown in FIG. 1. That is, when the bits of the write data on the signal line 18 are inverted, the output signal sent from the parity checker 15 onto the signal line 33 becomes "1" at the timing shown by the solid line.

信号線33上のタイミング信号はセット信号によって実
線のタイミングでレジスタ16にセットされる。レジス
タ16に@1#がセットされると演算処理装置へ上記′
″l”のセットが報告されると共に、メモリマトリクス
回路6への書込みが禁止される。信号線18上の書込み
データにエラーが存在しないと、レジスタ16の内容は
点線で示すように@0”である。次に、レジスタ16の
セット信号より遅れて、エラー発生回路14から信号線
32へ出力された出力信号が点線のタイミングで11#
になる。パリティチェッカ15が故障していなければ、
信号線33上の出力信号と信号線39上のエラーチェッ
ク信号とが点線のタイミングで発生する。以降の動作は
すでに説明したとおりである。
The timing signal on the signal line 33 is set in the register 16 by the set signal at the timing indicated by the solid line. When @1# is set in the register 16, the above '' is sent to the arithmetic processing unit.
The setting of "1" is reported, and writing to the memory matrix circuit 6 is prohibited. If there is no error in the write data on the signal line 18, the contents of the register 16 are @0'' as shown by the dotted line.Next, with a delay from the set signal of the register 16, the error generation circuit 14 sends a signal to the signal line 32. The output signal output to is 11# at the timing indicated by the dotted line.
become. If parity checker 15 is not malfunctioning,
The output signal on the signal line 33 and the error check signal on the signal line 39 are generated at the timing indicated by the dotted lines. The subsequent operations are as already explained.

以上、書込みデータに生じているエラー検出について説
明したが、パリティチェッカ15に入力される書込みデ
ータをアドレス、バイト指定、あるいはコマンドに置換
えることによって、それぞれのエラーチェックが可能で
あることは云うまでもない。
The above describes error detection occurring in write data, but it goes without saying that each error check can be performed by replacing the write data input to the parity checker 15 with an address, byte designation, or command. Nor.

本実施例では書込みデータのエラー検出について説明し
たが、アドレス、バイト指定、あるいはコマンドについ
てのエラー検出も同様に説明できる。
In this embodiment, error detection in write data has been described, but error detection in addresses, byte specifications, or commands can be similarly explained.

(発明の効果) 本発明は以上説明したように、SEC−DED符号を有
する記憶装置においてエラーを強制的に発生し、エラー
チェック信号をデータと共KSgO−DED符号に取込
み、システムの動作中にエラーチェック回路の故障を検
出することにより、特に長時間にわたって定期保守を行
うことができないシステムでも誤ったデータを読出すこ
とが回避できると云う効果がある。
(Effects of the Invention) As explained above, the present invention forcibly generates an error in a storage device having an SEC-DED code, incorporates an error check signal together with data into a KSgO-DED code, and By detecting a failure in the error check circuit, it is possible to avoid reading erroneous data even in a system in which regular maintenance cannot be performed over a long period of time.

【図面の簡単な説明】[Brief explanation of drawings]

第1図は、本発明による記憶装置の一実施例を示すブロ
ック図である。 第2図は、第1図に示す記憶装置の主要な信号を示すタ
イミング図である。 1 、3 、5 、7 、10〜12.16・・・レジ
スタ2・・・チェックビット生成回路 6・・・メモリマトリクス回路 8・・・シンドローム生成回路  9・・・デコーダ1
3・・・訂正回路  14・・・エラー発生回路15・
・・パリティチェッカ  36・・・セレクタ38・−
NORゲート
FIG. 1 is a block diagram showing an embodiment of a storage device according to the present invention. FIG. 2 is a timing diagram showing main signals of the storage device shown in FIG. 1. 1, 3, 5, 7, 10 to 12.16...Register 2...Check bit generation circuit 6...Memory matrix circuit 8...Syndrome generation circuit 9...Decoder 1
3... Correction circuit 14... Error generation circuit 15.
...Parity checker 36...Selector 38.-
NOR gate

Claims (1)

【特許請求の範囲】[Claims] データあるいはアドレスのエラーをチェックするための
パリティチェッカと、前記パリティチェッカに加えるエ
ラーを強制的に発生させるためのエラー発生回路と、前
記パリティチェッカの出力信号とチェックモードを示す
制御信号とのNOR論理をとるためのNORゲートと、
前記NORゲートより得られたNOR論理信号と書込み
データとからSEC−DED符号によるチェックビット
を発生するためのチェックビット生成回路と、前記チェ
ックビット生成回路からのチェックビットと前記書込み
データとを指示されたアドレスにより決定される記憶位
置に格納するためのメモリマトリクス回路と、前記メモ
リマトリクス回路の前記指定されたアドレスで決定され
る前記記憶位置から読出された読出しデータと、前記読
出しデータに対応したチェックビットとを使用してシン
ドロームを発生するシンドローム生成回路と、前記シン
ドローム生成回路からのシンドロームを解読して前記エ
ラーチェッカが故障しているか否かを動作中に検出する
ためのデコーダとを具備して構成したことを特徴とする
記憶装置。
A parity checker for checking data or address errors, an error generation circuit for forcibly generating an error added to the parity checker, and a NOR logic between an output signal of the parity checker and a control signal indicating a check mode. A NOR gate to take
a check bit generation circuit for generating a check bit according to an SEC-DED code from the NOR logic signal obtained from the NOR gate and write data; and a check bit generation circuit configured to generate a check bit from the check bit generation circuit and the write data. a memory matrix circuit for storing data in a memory location determined by the designated address; read data read from the memory location determined by the designated address of the memory matrix circuit; and a check corresponding to the read data. a syndrome generation circuit that generates a syndrome using bits; and a decoder that decodes the syndrome from the syndrome generation circuit and detects whether or not the error checker is malfunctioning during operation. A storage device characterized by comprising:
JP60002847A 1985-01-11 1985-01-11 Storage device Pending JPS61161563A (en)

Priority Applications (1)

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JP60002847A JPS61161563A (en) 1985-01-11 1985-01-11 Storage device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP60002847A JPS61161563A (en) 1985-01-11 1985-01-11 Storage device

Publications (1)

Publication Number Publication Date
JPS61161563A true JPS61161563A (en) 1986-07-22

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ID=11540789

Family Applications (1)

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JP60002847A Pending JPS61161563A (en) 1985-01-11 1985-01-11 Storage device

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JP (1) JPS61161563A (en)

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5315725A (en) * 1976-07-28 1978-02-14 Fujitsu Ltd Check system for hardware
JPS5525812A (en) * 1978-08-08 1980-02-23 Panafacom Ltd Writing system for error correction code

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