JPS61142769A - 固体撮像装置 - Google Patents
固体撮像装置Info
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- JPS61142769A JPS61142769A JP59265644A JP26564484A JPS61142769A JP S61142769 A JPS61142769 A JP S61142769A JP 59265644 A JP59265644 A JP 59265644A JP 26564484 A JP26564484 A JP 26564484A JP S61142769 A JPS61142769 A JP S61142769A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
- H01L27/14665—Imagers using a photoconductor layer
Landscapes
- Physics & Mathematics (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、固体撮像素子を用いた固体撮像装置に関する
ものである。
ものである。
従来、固体撮像素子としてＣＣＤ型やＭＯＳ型が実用化
されている。固体撮像素子は撮像管に比べて振動や衝撃
に強く、消費電力が少なく、長寿命であるなどの特徴が
ある。さらに、ｃｃｖｍとＭＯＳ型を比べると、ＭＯＳ
型はＣＣＤ型よりも開口率が大きくできて、転送電荷量
の制限がないので大きな信号量が取り出せる。しかし、
ＭＯＩ９型は雑音が大きいという欠点を有する。第３図
に代表的なＭＯＳ型の回路模式図をのせる。この図を用
いて雑音の発生原因をのべると、最大の問題は水平ＭＯ
１９？ＩＩｆ？スイツチの開閉にともなう雑音であり、
これは垂直ラインｖ１〜ｖ３の配線容量が大きく、さら
にＶ□〜ｖ愕についているトランジスタの電極一基板容
量が大きいためにラインに残っている雑音電荷を読み出
してしまうことによる。これらは、受光部の容量に比べ
てけた違いに大きいために８ ／ Ｎ比の大きな低下に
つながる。以上の雑音の他に解決しなければならない問
題にスミアがある。これはＣＣＤ型にもＭＯＳ型にも現
われ、その原因の一つに受光部以外に入射した光による
発生電荷が信号ラインに混入することによる。
されている。固体撮像素子は撮像管に比べて振動や衝撃
に強く、消費電力が少なく、長寿命であるなどの特徴が
ある。さらに、ｃｃｖｍとＭＯＳ型を比べると、ＭＯＳ
型はＣＣＤ型よりも開口率が大きくできて、転送電荷量
の制限がないので大きな信号量が取り出せる。しかし、
ＭＯＩ９型は雑音が大きいという欠点を有する。第３図
に代表的なＭＯＳ型の回路模式図をのせる。この図を用
いて雑音の発生原因をのべると、最大の問題は水平ＭＯ
１９？ＩＩｆ？スイツチの開閉にともなう雑音であり、
これは垂直ラインｖ１〜ｖ３の配線容量が大きく、さら
にＶ□〜ｖ愕についているトランジスタの電極一基板容
量が大きいためにラインに残っている雑音電荷を読み出
してしまうことによる。これらは、受光部の容量に比べ
てけた違いに大きいために８ ／ Ｎ比の大きな低下に
つながる。以上の雑音の他に解決しなければならない問
題にスミアがある。これはＣＣＤ型にもＭＯＳ型にも現
われ、その原因の一つに受光部以外に入射した光による
発生電荷が信号ラインに混入することによる。
そこで、前述の問題を解決するために基板に絶綴物を用
いてＩＦＩＴや受光素子を薄膜化して信号ラインの容量
を小さくしてやり、さらに受光素子と電気的に並列に付
加容量を新たに設ける方法がある。例としては、付加容
量としてＳｉｎ、や高誘電率の薄膜を新たに設けてｓ
／ Ｎ比の向上をねらう方法がある。
いてＩＦＩＴや受光素子を薄膜化して信号ラインの容量
を小さくしてやり、さらに受光素子と電気的に並列に付
加容量を新たに設ける方法がある。例としては、付加容
量としてＳｉｎ、や高誘電率の薄膜を新たに設けてｓ
／ Ｎ比の向上をねらう方法がある。
しかし前述の従来技術を用いた受光素子は、付加容量を
設けたために受光部の実面積が減ってしまい光感度の劣
化をもたらす。
設けたために受光部の実面積が減ってしまい光感度の劣
化をもたらす。
そこで本発明はかかる欠点を除失するものであり、光感
度など受光素子として要求される項目の劣化は全く無く
、さらにｓ ／ Ｎ比の大きな固体撮像装置を提供する
ものである。
度など受光素子として要求される項目の劣化は全く無く
、さらにｓ ／ Ｎ比の大きな固体撮像装置を提供する
ものである。
本発明の固体撮像装置は、受光素子部の真下に付加容量
となる素子を積層することで、受光面積を全く変化させ
ることなく付加容量素子を設けることが出来ることを特
徴とする。また受光素子部分に非晶質シリコンを用い、
ドライブ部分に多結晶シリコンを用いることでスミアの
少ない高感度かつ飽和光量の大きい固体撮像素子となる
。
となる素子を積層することで、受光面積を全く変化させ
ることなく付加容量素子を設けることが出来ることを特
徴とする。また受光素子部分に非晶質シリコンを用い、
ドライブ部分に多結晶シリコンを用いることでスミアの
少ない高感度かつ飽和光量の大きい固体撮像素子となる
。
本発明の上記の構成によれば、受光部分の真下に形成し
た付加容量により、飽和光量を増すとともに高ｓ ／
Ｎ比、低雑音、高感度固体撮像素子となる。
た付加容量により、飽和光量を増すとともに高ｓ ／
Ｎ比、低雑音、高感度固体撮像素子となる。
第１図は、本発明の実施例における構造図である。受光
素子及びスイッチング素子は半導体薄膜ならばいかなる
ものでも利用は可能であるが、ここでは受光素子として
非晶質シリコンのフォトダイオード、スイッチング素子
として多結晶シリコンＴ？Ｔを用いて代表させる。第２
図は第１図の等価回路である。第１図において（α）は
断面図、（ｂ）は平面図もあり、製造工程としては以下
に示す様になる。石英ガラスなどの絶縁基板（１０１）
上にノンドープの多結晶シリコン層（１０２）を形成、
熱酸化法でゲート絶縁膜を形成後に゛ゲート電極となる
第２の多結晶シリコン層（１０３）を形成する。これは
またゲート・ラインともなる。その後にイオン打込み法
によりソースとドレイン電極を設ける。次に眉間絶縁膜
（１０４）としてＳ１０．などを形成した後、コンタク
トホールを形成し垂直ライン（１０５）をＡＬなどの導
電性物質で形成し、その上に眉間絶縁膜を兼ねて平担化
のためにポリイミド樹脂等を１０６として形成する。以
上は一般的な多結晶ポリシリコンＴＰＴの形成方法であ
り、これから後が本発明に関して重要な製造工程である
。層間絶縁膜にコンタクトホールを形成した後に付加容
量を形成するための個別電極（ｔｏ７）としてＯｒやｈ
ｔなどで導電性薄膜を形成、その後に１０８の絶縁膜と
してＳｉｎ、、Ｓｉ３Ｎ４ 、Ｙ、Ｏ，やＴｉＢａ８な
ど誘電薄膜もしくは１０７の電極を酸化した酸化膜を形
成する。個別電極上に絶縁膜をはさんで受光素子用共通
電極（１０９）を付加容量用共通電極と共用させて形成
、さらに１１０として受光薄膜としてＧＤプラズマＣｖ
Ｄ法などで非晶質シリコン（以下、α−８１と略す。）
を堆積する。
素子及びスイッチング素子は半導体薄膜ならばいかなる
ものでも利用は可能であるが、ここでは受光素子として
非晶質シリコンのフォトダイオード、スイッチング素子
として多結晶シリコンＴ？Ｔを用いて代表させる。第２
図は第１図の等価回路である。第１図において（α）は
断面図、（ｂ）は平面図もあり、製造工程としては以下
に示す様になる。石英ガラスなどの絶縁基板（１０１）
上にノンドープの多結晶シリコン層（１０２）を形成、
熱酸化法でゲート絶縁膜を形成後に゛ゲート電極となる
第２の多結晶シリコン層（１０３）を形成する。これは
またゲート・ラインともなる。その後にイオン打込み法
によりソースとドレイン電極を設ける。次に眉間絶縁膜
（１０４）としてＳ１０．などを形成した後、コンタク
トホールを形成し垂直ライン（１０５）をＡＬなどの導
電性物質で形成し、その上に眉間絶縁膜を兼ねて平担化
のためにポリイミド樹脂等を１０６として形成する。以
上は一般的な多結晶ポリシリコンＴＰＴの形成方法であ
り、これから後が本発明に関して重要な製造工程である
。層間絶縁膜にコンタクトホールを形成した後に付加容
量を形成するための個別電極（ｔｏ７）としてＯｒやｈ
ｔなどで導電性薄膜を形成、その後に１０８の絶縁膜と
してＳｉｎ、、Ｓｉ３Ｎ４ 、Ｙ、Ｏ，やＴｉＢａ８な
ど誘電薄膜もしくは１０７の電極を酸化した酸化膜を形
成する。個別電極上に絶縁膜をはさんで受光素子用共通
電極（１０９）を付加容量用共通電極と共用させて形成
、さらに１１０として受光薄膜としてＧＤプラズマＣｖ
Ｄ法などで非晶質シリコン（以下、α−８１と略す。）
を堆積する。
さらに、個別電極１０７と同位置にコンタクトホールを
形成、上部電極として工Ｔｏ 、ＳｎＯ□など透明で導
電性を有する薄膜を形成して、受光素子と電気的に並列
に、なおかつ受光素子の下部に付加容量を設けることが
できる。
形成、上部電極として工Ｔｏ 、ＳｎＯ□など透明で導
電性を有する薄膜を形成して、受光素子と電気的に並列
に、なおかつ受光素子の下部に付加容量を設けることが
できる。
上記例は本発明のほんの一例であり、別の構成として次
に示す例がある。
に示す例がある。
第２図に示す例では’Ｉ’ＦＴの工程（基板２０１から
層間絶縁膜２０６まで）は同じであり、その後に下部共
通電極（２０７）としてＯｒ、ＡｔやＡ、／、−８ｉな
どで導電性の薄膜を形成し、その後に２０８の絶縁膜と
してＳｉＯ□ 、Ｓｌ、Ｎ４ 。
層間絶縁膜２０６まで）は同じであり、その後に下部共
通電極（２０７）としてＯｒ、ＡｔやＡ、／、−８ｉな
どで導電性の薄膜を形成し、その後に２０８の絶縁膜と
してＳｉＯ□ 、Ｓｌ、Ｎ４ 。
Ｙ、０．やＴｉＢａ３ などの誘電膜を形成する。
ここで第１図に示した構造でも同様であるが、１０７や
２０７の導電性膜（不純物添加した低抵抗シリコンなど
の半導体でもよい。）を酸素プラズマや熱硝酸、水蒸気
などで酸化して用いる方法があり、低抵抗シリコンの場
合はパターン形成に酸素とフレオンでドライエツチング
すれば必然的に酸化膜ができる。この酸化膜を誘ｒｔ薄
膜として利用することで均一性のよい膜ができる。ＴＰ
Ｔとのコンタクトは２０９の個別電極で取り、その後に
α−３ｉ（２１０）、上部共通電極（２１１）として透
明専電膜（Ｓｎ０２ 、工ＴＯなど）を設ける。以上
の工程で受光素子（２０９〜２１１）と電気的に並列に
付加容量を素子面積を増やさずに設けることができる。
２０７の導電性膜（不純物添加した低抵抗シリコンなど
の半導体でもよい。）を酸素プラズマや熱硝酸、水蒸気
などで酸化して用いる方法があり、低抵抗シリコンの場
合はパターン形成に酸素とフレオンでドライエツチング
すれば必然的に酸化膜ができる。この酸化膜を誘ｒｔ薄
膜として利用することで均一性のよい膜ができる。ＴＰ
Ｔとのコンタクトは２０９の個別電極で取り、その後に
α−３ｉ（２１０）、上部共通電極（２１１）として透
明専電膜（Ｓｎ０２ 、工ＴＯなど）を設ける。以上
の工程で受光素子（２０９〜２１１）と電気的に並列に
付加容量を素子面積を増やさずに設けることができる。
第３図の等価回路では、受光素子Ｄｉｔに並列に付加容
量Ｃａがつくことになる。
量Ｃａがつくことになる。
以上に述べたように本発明によれば、薄膜受光素子下部
に付加容量部が積層できるので、受光面積を減らすこと
なく、ＳＺＮ比が大きくて飽和光量の大きい固体撮像装
置を容易に得ることができる。
に付加容量部が積層できるので、受光面積を減らすこと
なく、ＳＺＮ比が大きくて飽和光量の大きい固体撮像装
置を容易に得ることができる。
第１図、第２図は本発明の固体撮像装置の実施例であり
、それぞれ（α）は断面図、（ｂ）は平面図である。 第３図は実施例の等価回路図、第４図は一般的なＭＯ８
型固体操像装置の回路図である。 １０２（２０２）〜１０５（２０５）・・・・・・ＴＦ
Ｔ部 １０７（２０７）〜１０９（２０９）・・・・・・付加
容量部 １０９（２０９）〜１１１（２１１）・・・・・・受光
部 以上
、それぞれ（α）は断面図、（ｂ）は平面図である。 第３図は実施例の等価回路図、第４図は一般的なＭＯ８
型固体操像装置の回路図である。 １０２（２０２）〜１０５（２０５）・・・・・・ＴＦ
Ｔ部 １０７（２０７）〜１０９（２０９）・・・・・・付加
容量部 １０９（２０９）〜１１１（２１１）・・・・・・受光
部 以上
Claims (1)
- 絶縁性基板上に形成した受光素子の蓄積放電電荷量を
検出する形式の固体撮像装置において、該受光素子の下
部に積層して電気的に並列に該受光素子の下部電極を共
有させて付加容量を設けたことを特徴とする固体撮像装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59265644A JPS61142769A (ja) | 1984-12-17 | 1984-12-17 | 固体撮像装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59265644A JPS61142769A (ja) | 1984-12-17 | 1984-12-17 | 固体撮像装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61142769A true JPS61142769A (ja) | 1986-06-30 |
Family
ID=17419995
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59265644A Pending JPS61142769A (ja) | 1984-12-17 | 1984-12-17 | 固体撮像装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61142769A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0825651A2 (en) * | 1996-08-09 | 1998-02-25 | Yeda Research And Development Co. Ltd. | Monolithically integrated infrared detector circuits |
| US5891766A (en) * | 1993-01-18 | 1999-04-06 | Semiconductor Energy Laboratory Co., Ltd. | MIS semiconductor device and method of fabricating the same |
-
1984
- 1984-12-17 JP JP59265644A patent/JPS61142769A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5891766A (en) * | 1993-01-18 | 1999-04-06 | Semiconductor Energy Laboratory Co., Ltd. | MIS semiconductor device and method of fabricating the same |
| US6114728A (en) * | 1993-01-18 | 2000-09-05 | Semiconductor Energy Laboratory Co., Ltd. | MIS semiconductor device having a tapered top gate and a capacitor with metal oxide dielectric material |
| US6417543B1 (en) | 1993-01-18 | 2002-07-09 | Semiconductor Energy Laboratory Co., Ltd. | MIS semiconductor device with sloped gate, source, and drain regions |
| US6984551B2 (en) | 1993-01-18 | 2006-01-10 | Semiconductor Energy Laboratory Co., Ltd. | MIS semiconductor device and method of fabricating the same |
| US7351624B2 (en) | 1993-01-18 | 2008-04-01 | Semiconductor Energy Laboratory Co., Ltd. | MIS semiconductor device and method of fabricating the same |
| EP0825651A2 (en) * | 1996-08-09 | 1998-02-25 | Yeda Research And Development Co. Ltd. | Monolithically integrated infrared detector circuits |
| EP0825651A3 (en) * | 1996-08-09 | 1999-06-02 | Yeda Research And Development Co. Ltd. | Monolithically integrated infrared detector circuits |
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