JPS6052597B2 - 集積回路装置 - Google Patents
集積回路装置Info
- Publication number
- JPS6052597B2 JPS6052597B2 JP9560175A JP9560175A JPS6052597B2 JP S6052597 B2 JPS6052597 B2 JP S6052597B2 JP 9560175 A JP9560175 A JP 9560175A JP 9560175 A JP9560175 A JP 9560175A JP S6052597 B2 JPS6052597 B2 JP S6052597B2
- Authority
- JP
- Japan
- Prior art keywords
- charge pump
- region
- conductivity type
- transistor
- substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 239000000758 substrate Substances 0.000 claims description 22
- 239000004065 semiconductor Substances 0.000 claims description 4
- 239000013256 coordination polymer Substances 0.000 description 7
- 230000000694 effects Effects 0.000 description 6
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 230000005669 field effect Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 239000011810 insulating material Substances 0.000 description 3
- 230000003071 parasitic effect Effects 0.000 description 3
- 108091006146 Channels Proteins 0.000 description 2
- 229910052681 coesite Inorganic materials 0.000 description 2
- 230000008878 coupling Effects 0.000 description 2
- 238000010168 coupling process Methods 0.000 description 2
- 238000005859 coupling reaction Methods 0.000 description 2
- 229910052906 cristobalite Inorganic materials 0.000 description 2
- 239000000377 silicon dioxide Substances 0.000 description 2
- 235000012239 silicon dioxide Nutrition 0.000 description 2
- 229910052682 stishovite Inorganic materials 0.000 description 2
- 229910052905 tridymite Inorganic materials 0.000 description 2
- PNEYBMLMFCGWSK-UHFFFAOYSA-N Alumina Chemical compound [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 1
- 102000004129 N-Type Calcium Channels Human genes 0.000 description 1
- 108090000699 N-Type Calcium Channels Proteins 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- 238000005513 bias potential Methods 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
この発明は絶縁ゲート型電界効果トランジスタと多数
個含めて回路機能を発揮せしめる集積回路装置に関する
。
個含めて回路機能を発揮せしめる集積回路装置に関する
。
絶縁ゲート型電界効果トランジスタを多数個有する集
積回路（以下ＭＯＳ−ＩＣと称する）では、トランジス
タの出力電極に負荷される寄生容量が回路機能の動作速
度に大巾な影響を与える。
積回路（以下ＭＯＳ−ＩＣと称する）では、トランジス
タの出力電極に負荷される寄生容量が回路機能の動作速
度に大巾な影響を与える。
絶縁物質を介在する電極−基体間の容量は絶縁物質の膜
厚増加により構造的に減少する。出力電極が接続する逆
導電型領域と基体との間のＰＮ接合容量は一般にＰＮ接
合を逆方向バイアスせしめる電源（基体電源）を回路本
来の電源線と一導電型基体領域に接続する。この電源は
寄生容量を減少するとともにトランジスタのゲート閾値
の制御に有用であるが、回路動作のために本来必要な電
源ではないため、システム設計の観点からは集積回路の
汎用性を低下する。 この発明の目的は高速動作が可能
であり、且つ直流電源数の少ないＭＯＳ−ＩＣを提供す
ることにある。
厚増加により構造的に減少する。出力電極が接続する逆
導電型領域と基体との間のＰＮ接合容量は一般にＰＮ接
合を逆方向バイアスせしめる電源（基体電源）を回路本
来の電源線と一導電型基体領域に接続する。この電源は
寄生容量を減少するとともにトランジスタのゲート閾値
の制御に有用であるが、回路動作のために本来必要な電
源ではないため、システム設計の観点からは集積回路の
汎用性を低下する。 この発明の目的は高速動作が可能
であり、且つ直流電源数の少ないＭＯＳ−ＩＣを提供す
ることにある。
この発明によれば、絶縁ゲート型トランジスタとチャ
ージポンプ型素子とを一導電型半導体基体領域の表面に
有する集積回路において、トランジスタのソースおよび
ドレインを夫々２個のチャージポンプ型素子の各逆導電
型領域と対応して導電結合せしめ、一方を基体電位発生
用とし、他方を負荷としたことを特徴とする集積回路装
置が得られる。
ージポンプ型素子とを一導電型半導体基体領域の表面に
有する集積回路において、トランジスタのソースおよび
ドレインを夫々２個のチャージポンプ型素子の各逆導電
型領域と対応して導電結合せしめ、一方を基体電位発生
用とし、他方を負荷としたことを特徴とする集積回路装
置が得られる。
この発明に好適なチャージポンプ型素子は、一導電型半
導体領域の一表面に逆導電型領域（これはトランジスタ
のソースおよびドレインと兼用）を備え、逆導電型領域
の一端上から基体領域表面に絶縁物質膜を介してゲート
電極を右する。このゲート電極に時間変化する電圧波形
を与えると、逆導電型領域からゲート電極下の基体表面
に逆電荷が引き出され、この逆電荷が電圧波形の低レベ
ル時に基体中に再結合される。逆電荷の消耗に伴ない逆
導電型領域の電位は上昇し、チャージポンプ効果を生じ
る。 この発明のＭＯＳ−ＩＣはチャージポンプ型素子
の逆導電型領域が電源線に結合しているため、基体領域
をＭＯＳ−ＩＣの外部回路から浮遊せしめる、即ぢ電気
的に遮断しておくことにより基体電位を電源線から引き
下げることができる。
導体領域の一表面に逆導電型領域（これはトランジスタ
のソースおよびドレインと兼用）を備え、逆導電型領域
の一端上から基体領域表面に絶縁物質膜を介してゲート
電極を右する。このゲート電極に時間変化する電圧波形
を与えると、逆導電型領域からゲート電極下の基体表面
に逆電荷が引き出され、この逆電荷が電圧波形の低レベ
ル時に基体中に再結合される。逆電荷の消耗に伴ない逆
導電型領域の電位は上昇し、チャージポンプ効果を生じ
る。 この発明のＭＯＳ−ＩＣはチャージポンプ型素子
の逆導電型領域が電源線に結合しているため、基体領域
をＭＯＳ−ＩＣの外部回路から浮遊せしめる、即ぢ電気
的に遮断しておくことにより基体電位を電源線から引き
下げることができる。
とくに一方のチャージポンプ素子を低電位の電源線（Ｇ
ＮＤ）に導電結合することにより基体電位をバイアス電
位としてＭＯＳ−１Ｃ中のトランジスタのＰＮ結合を逆
バイアスし、ＭＯＳ−１Ｃの動作速度を補償する。さら
に、他方のチャージポンプ素子の逆導電型領域をドレイ
ンと兼用することによつて、これを負荷とすることがで
き、全体として直流電源を不要にすることができる。し
たがつてＭＯＳ−１Ｃの所要電源数を減少し且つ高速動
作を行うことができる。チャージポンプ素子のゲート電
極への信号をＭＯＳ−１Ｃ内に設けたリンクオンレター
のような自己発振回路から与えられるときにはＭＯＳ−
１Ｃから外部回路への端子数をも減少することができる
。次にこの発明の特徴をより良く理解するために、この
発明の実施例につき図を用いて説明する。
ＮＤ）に導電結合することにより基体電位をバイアス電
位としてＭＯＳ−１Ｃ中のトランジスタのＰＮ結合を逆
バイアスし、ＭＯＳ−１Ｃの動作速度を補償する。さら
に、他方のチャージポンプ素子の逆導電型領域をドレイ
ンと兼用することによつて、これを負荷とすることがで
き、全体として直流電源を不要にすることができる。し
たがつてＭＯＳ−１Ｃの所要電源数を減少し且つ高速動
作を行うことができる。チャージポンプ素子のゲート電
極への信号をＭＯＳ−１Ｃ内に設けたリンクオンレター
のような自己発振回路から与えられるときにはＭＯＳ−
１Ｃから外部回路への端子数をも減少することができる
。次にこの発明の特徴をより良く理解するために、この
発明の実施例につき図を用いて説明する。
第１図はこの発明の参考図の回路を示す。
ここでは高電位の電源線ＶＤＤと低電位の電源線ＧＮＤ
との間に負荷素子としての絶縁ゲート型電界効果トラン
ジスタＱしと駆動用の絶縁ゲート型電界効果トランジス
タＱ。
との間に負荷素子としての絶縁ゲート型電界効果トラン
ジスタＱしと駆動用の絶縁ゲート型電界効果トランジス
タＱ。
から成るインバータ回路を有する。この回路の入力１ｎ
はトランジスタＱＤのゲート電極に与えられ、出力０ｕ
ｔはトランジスタＱ。のドレインから導出される。低電
位の電源線ＧＮＤはチャージポンプ型素子ＣＰの逆導電
型領域に接続し、この素子のゲート電極は外部回路への
クロック端子ψに導出される。又トランジスタＱＬ，Ｑ
Ｄおよびチャージポンプ型素子ＣＰの基体領域はＭＯＳ
−１Ｃ内の回路内で共通接続し、外部回路からは浮いた
状態にある。チャージポンプ効果で得られる基体の最大
バイアス電圧ＶＢＣとクロック電圧Ｖψとチャージポン
プ型素子が逆導電型領域から逆電荷を導出する閾値丁（
ＶＢｃ）との間には１ＶＢｃ１＝１Ｖψ−ＶＴ（ＶＢＯ
）１ の関係があり、クロック周波数がチャージポンプ効果を
漏洩電流以上に生ずる程度の高周波であるかもしくはチ
ャージポンプ型素子のゲート面積が大であるときに容易
に最大値を得ることができる。
はトランジスタＱＤのゲート電極に与えられ、出力０ｕ
ｔはトランジスタＱ。のドレインから導出される。低電
位の電源線ＧＮＤはチャージポンプ型素子ＣＰの逆導電
型領域に接続し、この素子のゲート電極は外部回路への
クロック端子ψに導出される。又トランジスタＱＬ，Ｑ
Ｄおよびチャージポンプ型素子ＣＰの基体領域はＭＯＳ
−１Ｃ内の回路内で共通接続し、外部回路からは浮いた
状態にある。チャージポンプ効果で得られる基体の最大
バイアス電圧ＶＢＣとクロック電圧Ｖψとチャージポン
プ型素子が逆導電型領域から逆電荷を導出する閾値丁（
ＶＢｃ）との間には１ＶＢｃ１＝１Ｖψ−ＶＴ（ＶＢＯ
）１ の関係があり、クロック周波数がチャージポンプ効果を
漏洩電流以上に生ずる程度の高周波であるかもしくはチ
ャージポンプ型素子のゲート面積が大であるときに容易
に最大値を得ることができる。
第２図は第１図の集積回路構造を示す。
好ましくは比抵抗４Ω−ｄのシリコン単結晶基体２１の
一表面に表面濃度１（ＰｌＣ７ｌ！−３のＮ型領域２２
，２３，２４を備え、これらの領域間にそれぞれトラン
ジスタＱＤ，Ｑしが形成されている。チャージポンプ型
素子ＣＰはＮ型領域２２の端部から基体２１の表面に被
着する１０００Ａｆ）ＳｉＯ２絶縁ゲート膜２５および
ゲート電極から成り、ゲート電極はクロック端子ψと同
一である。これらの回路素子を形成する基体の活性領域
の周囲には寄生チャンネル効果を防ぐ高濃度Ｐ型領域２
６がある。基体２１はアルミナセラミックのような絶縁
物２７により裏面が保持され、且つ外部回路から遮断さ
れて浮いた状態にある。従つて外部回路からの導出電極
は基体表面の１．０μ程度の厚いＳｉＯ２の絶縁被膜２
８の上面に伸びるアルミニウムの電極配線ＧＮＤ，ｉｎ
，Ｏｕｔ，ｖＯＤ，ψである。電源端子および入出力端
子が外部回路と接続され、クロック端子に低レベル０Ｖ
１高レベル５Ｖの１００ＫＨｚの正弦波が与えられると
、低電位の電源線ＧＮＤからＮ型領域２２を通して電子
流が流れ、クロック電極ψの直下の基体表面への電子に
よるＮ型チャンネルの形成と消失が繰り返えされる。こ
の電子はＮ型領域２２から引き出され、一部基体２１の
内部で再結合消失するため基体を負にバイアスする。こ
のバイアス電圧は各Ｎ型領域と基体との間のＰＮ結合を
逆バイアスして容乏層を拡げるため、インバータ回路の
動作速度を早める。クロック電極ψに与えられる信号が
同一の基体２１の他の領域に設けた自己発振回路から得
られるときにはクロック信号を与える外部回路への端子
をも減少することができる。
一表面に表面濃度１（ＰｌＣ７ｌ！−３のＮ型領域２２
，２３，２４を備え、これらの領域間にそれぞれトラン
ジスタＱＤ，Ｑしが形成されている。チャージポンプ型
素子ＣＰはＮ型領域２２の端部から基体２１の表面に被
着する１０００Ａｆ）ＳｉＯ２絶縁ゲート膜２５および
ゲート電極から成り、ゲート電極はクロック端子ψと同
一である。これらの回路素子を形成する基体の活性領域
の周囲には寄生チャンネル効果を防ぐ高濃度Ｐ型領域２
６がある。基体２１はアルミナセラミックのような絶縁
物２７により裏面が保持され、且つ外部回路から遮断さ
れて浮いた状態にある。従つて外部回路からの導出電極
は基体表面の１．０μ程度の厚いＳｉＯ２の絶縁被膜２
８の上面に伸びるアルミニウムの電極配線ＧＮＤ，ｉｎ
，Ｏｕｔ，ｖＯＤ，ψである。電源端子および入出力端
子が外部回路と接続され、クロック端子に低レベル０Ｖ
１高レベル５Ｖの１００ＫＨｚの正弦波が与えられると
、低電位の電源線ＧＮＤからＮ型領域２２を通して電子
流が流れ、クロック電極ψの直下の基体表面への電子に
よるＮ型チャンネルの形成と消失が繰り返えされる。こ
の電子はＮ型領域２２から引き出され、一部基体２１の
内部で再結合消失するため基体を負にバイアスする。こ
のバイアス電圧は各Ｎ型領域と基体との間のＰＮ結合を
逆バイアスして容乏層を拡げるため、インバータ回路の
動作速度を早める。クロック電極ψに与えられる信号が
同一の基体２１の他の領域に設けた自己発振回路から得
られるときにはクロック信号を与える外部回路への端子
をも減少することができる。
第３図はこの発明の一実施例の回路図である。
この実施例は、前参考例と同様の逆導電型領域が低電位
の電源線ＧＮＤに結合し、ゲート電極がクロック端子に
導出されるチャージポンプ型素子ＣＰと、さらに新たに
逆導電型領域が駆動用トランジスタＱＯのドレインに接
続しゲート電極がクロック端子に導出される他のチャー
ジポンプ型素：ＦＣＰ″と、前実施例と同様に入力端子
１ｎおよび出力端−ｆ−０ｕｔにゲート電極とドレイン
とをそれぞれ接続した回路を同一の一導電型基体を用い
て形成している。この実施例はチャージポンプ型素子Ｃ
Ｐ，ＣＰ″を駆動する信号をクロック端子に与えること
により、他のチャージポンプ型素子ＣＰ″がインバータ
回路の負荷素子として動作し、且つ一方のチャージポン
プ型素子ＣＰで外部回路から浮いた状態の基体にバイア
スを与える。
の電源線ＧＮＤに結合し、ゲート電極がクロック端子に
導出されるチャージポンプ型素子ＣＰと、さらに新たに
逆導電型領域が駆動用トランジスタＱＯのドレインに接
続しゲート電極がクロック端子に導出される他のチャー
ジポンプ型素：ＦＣＰ″と、前実施例と同様に入力端子
１ｎおよび出力端−ｆ−０ｕｔにゲート電極とドレイン
とをそれぞれ接続した回路を同一の一導電型基体を用い
て形成している。この実施例はチャージポンプ型素子Ｃ
Ｐ，ＣＰ″を駆動する信号をクロック端子に与えること
により、他のチャージポンプ型素子ＣＰ″がインバータ
回路の負荷素子として動作し、且つ一方のチャージポン
プ型素子ＣＰで外部回路から浮いた状態の基体にバイア
スを与える。
従つてこの実施例は直流電源を不要とするＭＯＳ−１Ｃ
を実現する。尚、上述の実施例で用いるＭＯＳ−１Ｃは
導電チャンネル型や各材料物質を必要に応じて変更する
ことができる。又、チャージポンプ型素子への駆動信号
の振巾が大であるときには逆導電型領域を高電位の電源
線に接続しても同様な効果を得る。
を実現する。尚、上述の実施例で用いるＭＯＳ−１Ｃは
導電チャンネル型や各材料物質を必要に応じて変更する
ことができる。又、チャージポンプ型素子への駆動信号
の振巾が大であるときには逆導電型領域を高電位の電源
線に接続しても同様な効果を得る。
第１図はこの発明の参考例の回路図、第２図は第１図の
回路の構造断面図、第３図はこの発明の一実施例の回路
図である。
回路の構造断面図、第３図はこの発明の一実施例の回路
図である。
Claims (1)
- １ 一導電型半導体基体に絶縁ゲート型トランジスタと
一部に逆導電型領域をもつチャージポンプ型素子とを有
する集積回路装置において同一クロックを夫々のゲート
にうける２つのチャージポンプ型素子を設け、一方のチ
ャージポンプ型素子の前記逆導電型領域を前記トランジ
スタのソース領域と兼用し、他方のチャージポンプ型素
子の逆導電型領域をそのトランジスタのドレイン領域と
兼用して用い、前記一方を基体電位発生用とし、前記他
方を負荷としたことを特徴とする集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9560175A JPS6052597B2 (ja) | 1975-08-06 | 1975-08-06 | 集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9560175A JPS6052597B2 (ja) | 1975-08-06 | 1975-08-06 | 集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5220561A JPS5220561A (en) | 1977-02-16 |
| JPS6052597B2 true JPS6052597B2 (ja) | 1985-11-20 |
Family
ID=14142061
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9560175A Expired JPS6052597B2 (ja) | 1975-08-06 | 1975-08-06 | 集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6052597B2 (ja) |
-
1975
- 1975-08-06 JP JP9560175A patent/JPS6052597B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5220561A (en) | 1977-02-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR940004821A (ko) | 반도체집적회로장치 | |
| JPS58501205A (ja) | モノリシツクに合併されたｆｅｔ及びバイポ−ラ接合トランジスタ | |
| JP2710113B2 (ja) | 相補性回路技術による集積回路 | |
| JP2004288978A (ja) | 半導体集積装置 | |
| JPH06132538A (ja) | ダイナミック絶縁回路を設けた半導体電子デバイス | |
| US3448397A (en) | Mos field effect transistor amplifier apparatus | |
| JPS6390847A (ja) | 基板バイアス電圧発生器を有する集積回路 | |
| US6894351B2 (en) | Semiconductor device for electrostatic protection | |
| US3590343A (en) | Resonant gate transistor with fixed position electrically floating gate electrode in addition to resonant member | |
| JP2002134752A (ja) | 半導体装置 | |
| JPS6052597B2 (ja) | 集積回路装置 | |
| JPH1187718A (ja) | 半導体装置 | |
| US4761679A (en) | Complementary silicon-on-insulator lateral insulated gate rectifiers | |
| US3757145A (en) | Integrable igfet circuit | |
| JP3293563B2 (ja) | 電界効果トランジスタ及びその駆動方法 | |
| JPH09312401A (ja) | 半導体装置 | |
| JP2985352B2 (ja) | 半導体装置 | |
| US4035782A (en) | Charge coupled device circuit for use with a semiconductor Storage Unit or a semiconductor Logical Unit | |
| JPS60259021A (ja) | 論理回路装置 | |
| JPH0219979B2 (ja) | ||
| JP3324407B2 (ja) | 半導体装置 | |
| JPS60223322A (ja) | Ｃｍｏｓ半導体集積回路装置 | |
| JPH0320164B2 (ja) | ||
| JPH02132854A (ja) | エミッタカップルドロジック回路 | |
| JP3129486B2 (ja) | 半導体装置 |