JPS6037820A - Input and output circuit in logical lsi - Google Patents
Input and output circuit in logical lsiInfo
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- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
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Abstract
Description
【発明の詳細な説明】
この発明は、論理ＬＳＩにおける入出力回路に関し、特
に複数個のゲート回路がマスクスライスによって構成さ
れて所望の論理動作が行なわれるようにされたゲートア
レイに適した入出力回路に関する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to an input/output circuit in a logic LSI, and particularly to an input/output circuit suitable for a gate array in which a plurality of gate circuits are configured by mask slices to perform a desired logic operation. Regarding circuits.
論理ＬＳＩでは、入力バッファ回路の他にシュミット回
路が必要とされることがある。そのため、マスタスライ
ス法によって構成されるゲートアレイにおいては、必要
に応じて、入力バッファ回路とシーミツト回路のいずれ
の回路をも選択できるようにするため、複数個の入力バ
ッファ回路の他に、同じＤのシーミント回路を予め同一
チノフ上に形成しておく場合がある。In a logic LSI, a Schmitt circuit is sometimes required in addition to an input buffer circuit. Therefore, in a gate array constructed by the master slice method, in order to be able to select either an input buffer circuit or a seamit circuit as necessary, in addition to multiple input buffer circuits, the same D Seamint circuits may be formed in advance on the same chinoff.
従来、例えば、０Ｍ０８ＬＳＩにおけろ入力バッファ回
路およびシュミット回路としては、一般に、第１図およ
び第２図に示すような構成にされて（また。Conventionally, for example, input buffer circuits and Schmitt circuits in 0M08LSI have generally been configured as shown in FIGS. 1 and 2.
図面からも分かるように、入力バッファ回路とシーミン
ト回路はそれぞれ４個と５個の素子（ＭＱＳＦＥＴ）か
ら構成される装置
そのため、予め同一チップ上に入力バッファ回路とシー
ミント回路とを形成し、ておいて、配線時に一方の回路
を選択して接続するようにした場合、使用されない方の
回路がむだになる。つまり、所望の入力回路を得るのに
最低必蚤な素子数の約２倍の数の素子が予めチップ上に
形成されるので、面積効率が悪く、数十、数百という入
力回路を必要とする場合には、これによってチップサイ
ズがかなり大きくされてしまうという問題点があった。As can be seen from the drawing, the input buffer circuit and the Seamint circuit are devices composed of four and five elements (MQSFETs), respectively. Therefore, the input buffer circuit and the Seamint circuit are formed on the same chip in advance, and If one of the circuits is selected and connected during wiring, the unused circuit will be wasted. In other words, approximately twice as many elements as the minimum number of elements required to obtain a desired input circuit are pre-formed on the chip, resulting in poor area efficiency and the need for tens or hundreds of input circuits. In this case, there is a problem in that the chip size becomes considerably large.
そこで、この発明は、同一の素子群を配線をかえるだけ
で入力バッファ回路またはシミツト回路に構成できるよ
うにしておくことによって、入力バッファ回路とシーミ
ント回路とで互いに一部の素子を共用し、これにより、
入力回路を構成するのに必要な素子数および占有面積を
減少させ、チップサイズを縮減できるようＫｊろことを
目的とする。Therefore, the present invention allows the input buffer circuit and the seamint circuit to share some elements, by making it possible to configure the same element group into an input buffer circuit or a seamint circuit by simply changing the wiring. According to
The object of the present invention is to reduce the number of elements and area occupied by an input circuit, thereby reducing the chip size.
また、この発明は、回路を構成する特定の素子の寸法そ
のものを小さくさせることができ、これによって、更に
占有面積を減少させることができるようにすることを目
的とする。Another object of the present invention is to make it possible to reduce the dimensions of specific elements constituting the circuit, thereby further reducing the occupied area.
以下図面を用いてこの発明を説明する。The present invention will be explained below using the drawings.
第３図は本発明をＣＭＯＳゲートアレイの入力用回路に
適用した場合の一実施例を示す。FIG. 3 shows an embodiment in which the present invention is applied to an input circuit of a CMOS gate array.
図において、Ｐチャンネル型ＭＯ８ＦＥＴＱ、。In the figure, a P-channel type MO8FETQ.
ＱａおよびＮチャンネル型ＭＯ８ＦＥＴＱ２は初段の０
Ｍ０Ｓインバータ１を構成するためのＰチャンネル型Ｍ
Ｏ８ＦＥＴとＮチャンネル型ＭＯ８ＦＥＴである。Ｑａ
はシーミント回路を構成する場合に、−上記ＭＯ８ＦＥ
ＴＱ、とともに初段のインバータ１を構成するためのＰ
チャンネル型ＭＯ８ＦＥＴである。Qa and N-channel type MO8FETQ2 are 0 in the first stage.
P-channel type M for configuring M0S inverter 1
They are an O8FET and an N-channel type MO8FET. Qa
When configuring a Seamint circuit, - the above MO8FE
P for configuring the first stage inverter 1 together with TQ.
It is a channel type MO8FET.
上記ＭＯ８ＦＥＴＱＩ とＱａは、それぞれそのドレイ
ン端子が出力ノードｎｌ？”Ｉ から切り離でれており
、アルミ配線時に選択的に一方が接続されるようにされ
ている。つまり、入力バッファ回路を構成する場合には
、Ｍ ＯＳ Ｆ Ｅ Ｔ Ｑ ｌのドレイン端子とノー
ドｎｌ が接続され、また、シュミット回路を構成する
場合には、ＭＯ８ＦＥＴＱ。The drain terminals of the above MO8FETs QI and Qa are connected to the output node nl? "I" is separated from the terminal, and one side is selectively connected during aluminum wiring.In other words, when configuring an input buffer circuit, the drain terminal of MOS FETQ MO8FETQ when the node nl is connected and also forms a Schmitt circuit.
のドレイン端子とノードｎ、′とが接続されるようにさ
れている。従って、ＭＯ８Ｆ’ＥＴＱ、は両回路で共用
されることになる。The drain terminal of the node n,' is connected to the node n,'. Therefore, MO8F'ETQ is shared by both circuits.
また、上記ＭＯ８ＦＥＴＱ、とＱａは、そのＷ／Ｌ比（
ゲート幅とゲート長との比）が、ＭＯ８ＦＥＴＱ、の方
が小さくなるように形成されている。これによって、Ｍ
Ｏ８ＦＥＴＱ３が選択的ＶｃＭＯＳ Ｆ Ｅ Ｔ Ｑｇ
に接欣された場合、そのインバータのロジックシュＶツ
ショールドは、ＭＯ３１ｉ’ＥＴＱ、がＭＯ８ＦＥＴＱ
２に接続されて構成きれるインバータのロジックシュレ
ッショールドよりも低くされるようにされている。した
がってインバータのロジックシュレッショールドをアル
ミ配線によって選択的に設定できる。In addition, the W/L ratio (
MO8FETQ is formed so that the ratio (gate width to gate length) is smaller than that of MO8FETQ. By this, M
O8FETQ3 is selective VcMOS FET Qg
, the inverter's logical Vtshold is MO31i'ETQ, MO8FETQ
The logic threshold of the inverter that can be configured by being connected to 2 is lower than that of the inverter. Therefore, the logic threshold of the inverter can be selectively set using aluminum wiring.
次に、Ｐチャンネル型ＭＯ８ＦＥＴＱ４．Ｑ。Next, P channel type MO8FETQ4. Q.
およびＮチャンネル型ＭＯ８ＦＥＴＱｓは出力段のイン
バータ２を構成する。これらのＭ ＯＳ Ｆ ＥＴ Ｑ
４− Ｑｓは入力バッファ回路とシュミット回路とで共
用される。and N-channel type MO8FETQs constitute an inverter 2 at the output stage. These MOS FET Q
4-Qs is shared by the input buffer circuit and Schmitt circuit.
Ｑ、はシュミット回路を構成する場合に使用される帰還
用ＭＯ８ＦＥＴで、このＭＯ８ＦＥＴＱａのゲート端子
には、上記出力段の出力ノードｎ。Q is a feedback MO8FET used when configuring a Schmitt circuit, and the gate terminal of this MO8FETQa is connected to the output node n of the output stage.
が接続されている。そして、このＭＯ８ＦＥＴＱｅのド
レイン端子とノードｎ“、との間は予め切り離ばれてお
り、シュミット回路を構成する場合には、配線時に接続
されるようにされ℃いる。ＭＯ３ＦＥＴＱ６のドレイン
端子がノードｎτに接続されると、入力信号ｖＩｎがロ
ウレベルのとき、出力信号■。ｕｔはロウレベルにされ
てＭＯ３ＦＥＴＱ、がオンされる。また、入力信号Ｖｉ
ｎがハイレベルのときは、出力信号Ｖ。ｕｔもハイレベ
ルにされてＭＯＳ Ｆ Ｅ Ｔ Ｑ、がオフされる。従
って、入力信号ｖｉｎがロウレベルからハイレベルに変
化して、ノードｎｌがハイレベルからロウレベルに変化
される場合、Ｍ ＯＳ Ｆ Ｅ Ｔ Ｑ ａは、ロウレ
ベルからハイレベルに変化されるノードｎ、の電位によ
り℃、オンからオフへ切り換えられる。その結果、ＭＯ
８Ｆ Ｅ Ｔ ＱａのＷ／Ｌ比とＭＯ８ＦＥＴＱ、のＷ
／Ｌ比の和がＭＯ８ＦＥＴＱ、のＷ／Ｌ比より大きくな
るようにしておけば、シュミット回路における入力信号
Ｖｉｎがロウレベルからハイレベルに変化するときのロ
ジックシュレッショールトハ入力信号Ｖ１ｎがハイレベ
ルからロウレベルに変化するときのロジソクシュレッシ
ョールドよりも高くなるようにされる。is connected. The drain terminal of this MO8FETQe and the node n" are separated in advance, and when configuring a Schmitt circuit, they are connected at the time of wiring.The drain terminal of the MO3FETQ6 is connected to the node nτ When the input signal vIn is at a low level, the output signal .ut is set at a low level and the MO3FETQ is turned on.
When n is high level, output signal V. ut is also set to high level and MOS FETQ is turned off. Therefore, when the input signal vin changes from a low level to a high level and the node nl changes from a high level to a low level, the MOS FET Qa is the potential of the node n, which is changed from a low level to a high level. It can be switched from on to off depending on the temperature. As a result, M.O.
W/L ratio of 8FETQa and W of MO8FETQ
If the sum of the /L ratio is set to be larger than the W/L ratio of MO8FETQ, the logic threshold when the input signal Vin in the Schmitt circuit changes from low level to high level will be lower than the input signal V1n from high level to low level. is set to be higher than the logic threshold when changing to .
つまり、上記実施例においては、ＭＯ８ＰＥＴＱ１のド
レインをノードｎ、に接続嘔せて入力バッファ回路を構
成した場合の回路の入出力特性は、第４図の実ＭＡのよ
うになる。これに対し、ＭＯ８Ｆ Ｅ Ｔ Ｑｓのドレ
インをノードｎ′Ｉ に、またＭＯＳ Ｆ Ｅ Ｔ Ｑ
、のドレインをノードｎ ｉｆに接続してシュミ７）回
路を構成した場合の回路の入出力特性は、第４図破線Ｂ
、Ｂ’のようにヒステリシスを持つようにされる。That is, in the above embodiment, when an input buffer circuit is constructed by connecting the drain of MO8PETQ1 to node n, the input/output characteristics of the circuit are as shown in the actual MA in FIG. 4. On the other hand, the drain of MO8FETQs is connected to node n'I, and the drain of MOSFETQ
When a Schmi7) circuit is constructed by connecting the drain of , to the node nif, the input/output characteristics of the circuit are shown by the broken line B in
, B' have hysteresis.
このように、上記実施例においては、入力バッファ回路
とシュミット回路とで３つの素子（ＭＯＳＦＥＴ）Ｑｔ
−Ｑａ −Ｑａを共用しているため、第１図および第
２図のように、全く別個に構成する場合に比べて素子数
が少なくて済み、回路の占有面積も小さくされる。In this way, in the above embodiment, the input buffer circuit and the Schmitt circuit have three elements (MOSFET) Qt
Since -Qa -Qa are shared, the number of elements can be reduced compared to the case where they are constructed completely separately as shown in FIGS. 1 and 2, and the area occupied by the circuit can also be reduced.
なお、前記第１の実施例においては、初段インバータを
構成するＭＯ８ＰＥＴＱ、と並列にＭＯ８ＰＥＴＱ１１
を設けて、選択的にノードｎｌＫ接続させることにより
、入力信号Ｖｉｎがハイレベルからロウレベルへ変化す
るときのロジックシュレッショールドを、ＭＯ８ＦＥＴ
Ｑ、を選択したシュミット回路の方が低くなるようにさ
せている。In addition, in the first embodiment, MO8PETQ11 is connected in parallel with MO8PETQ constituting the first stage inverter.
By providing and selectively connecting node nlK, the logic threshold when the input signal Vin changes from high level to low level can be set to MO8FET.
The selected Schmitt circuit has a lower Q.
しかし、単にシュミット回路がヒステリシスを持てばよ
いような場合には、ＭＯ８ＦＥＴＱｓは必ずしも必要で
はなく、ＭＯ８ＦＥＴＱ、を入力バッファ回路とシュミ
ット回路とで共用きせるようにしてもよい。このように
した場合、シュミット回路の入出力特性は第４図のＡ線
とＢａで示すようなヒステリシスを持つようにされる。However, if the Schmitt circuit only needs to have hysteresis, the MO8FETQs is not necessarily necessary, and the MO8FETQ may be shared by the input buffer circuit and the Schmitt circuit. In this case, the input/output characteristics of the Schmitt circuit are made to have hysteresis as shown by line A and Ba in FIG.
この場合、素子数は更に少なくなる。In this case, the number of elements is further reduced.
次に第５図は本発明の第２の実施例を示す。Next, FIG. 5 shows a second embodiment of the present invention.
前記実施例では、入力段（初段インバータ）１を構成す
るＭＯ８ＦＥＴＱ、 とＱ３とを、入力バッファ回路と
シュミット回路とで取り換えて使用するようにされてい
た。これに対し、第５図の実施例では、一方のＭｏ５Ｆ
ＥＴＱ＋’のドレイン端子を常にノードｎ、に接続させ
ておき、Ｍｏ５ＦＥＴＱ＋’とＱｓ’のゲート幅Ｗ、′
とＷ、′の和が前記実施例における大きい方のＭＯ８Ｆ
ＥＴＱ、のゲート幅Ｗ１ と同じになるようにする（た
だし、ＬＩ′＝Ｌ、’＝Ｌ、とする）。In the embodiment described above, the MO8FETs Q and Q3 constituting the input stage (first stage inverter) 1 are used by replacing them with an input buffer circuit and a Schmitt circuit. On the other hand, in the embodiment shown in FIG.
The drain terminal of ETQ+' is always connected to node n, and the gate width W,' of Mo5FETQ+' and Qs' is
and W,' is the larger MO8F in the above example.
ETQ (however, LI'=L, '=L).
ＭＯ８集積回路においては、回路の占有面積はこれを構
成するＭＯＳＦＥＴの数よりも寸法（特にゲート幅）に
大きく依存する。つまり、一つのＭＯＳＦＥＴを、ゲー
ト幅が半分の２つのＭＯＳＦＥＴに分けても、占有面積
ははとんど変わらない。従って、第５図の実施例では、
入力段１を構成するための素子数が３つであっても、占
有面積では、第１図の回路の２つの素子からなる入力段
（初段インバータ）１と略同じ程度で済む。その結果、
第５図の回路は、第３図の回路に比べて占有面積が更に
減少される。In MO8 integrated circuits, the area occupied by the circuit depends more on the dimensions (particularly the gate width) than on the number of MOSFETs that make up the circuit. In other words, even if one MOSFET is divided into two MOSFETs with half the gate width, the occupied area remains the same. Therefore, in the embodiment of FIG.
Even if the number of elements for configuring the input stage 1 is three, the occupied area is approximately the same as that of the input stage (initial stage inverter) 1 consisting of two elements of the circuit shown in FIG. the result,
The circuit of FIG. 5 has a further reduced footprint compared to the circuit of FIG.
この実施例では、入力バッファ回路を構成するどきは、
ＭＯ８Ｆ’ＥＴＱ、／のドレイン端子なノードｎ１′に
接続させる。また、シーミツト回路を構成する場合には
、ＭＯ８ＦＥＴＱ、７０ドレイン端子とノードｎ 、／
とを切り離したままにさせておけばよい。これによって
、シュミント回路の初段のインバー１ （Ｑ、’ ｅ
Ｑｔ ）のロジノクシュレッショールドは、入力バッフ
ァ回路の初段インバータ（Ｑ、’、 Ｑ、’、 Ｑ、
）のりシックシュＶソショールドよりも低くなるように
される。In this example, when configuring the input buffer circuit,
It is connected to node n1' which is the drain terminal of MO8F'ETQ and /. In addition, when configuring a seamit circuit, MO8FETQ, 70 drain terminal and node n, /
It is best to keep them separate. As a result, the first stage inverter 1 (Q,' e
The Loginok threshold of the input buffer circuit (Q,', Q,', Q,
) is made to be lower than Nori Chicche V Saushold.
第６図は本発明の第３の実施例を示す。FIG. 6 shows a third embodiment of the invention.
この実施例では、第２の実施例（第５図）におけるＭ
ＯＳ Ｆ Ｅ Ｔ Ｑ ａ’が２つに分割され、ＭＯ８
ＦＥＴＱ、’とＱａ’およびＱＲ″のゲート幅の総和（
Ｗｓ’＋ＷＳ’＋Ｗ： ）が、第３図において人カバッ
７アを構成する場合に必要とされるＭＯ８ＦＥＴＱ□の
ゲート幅Ｗ、と等しくなるようＫされている。このよう
にされても、第２の実施例と同様に、初段のインバータ
を構成するためのＭｏ５ＦＥＴＱ＋’ ＊ Ｑｓ’、Ｑ
ｓ’、Ｑｔの占有面積は、第１図の回路のＭ ＯＳ Ｆ
Ｅ Ｔ Ｑ Ｉ とＱ、の占める面積とほとんど等し
くなる。In this example, M in the second example (FIG. 5)
OS F E T Q a' is divided into two and MO8
The sum of the gate widths of FETQ, ', Qa' and QR'' (
K is set so that Ws'+WS'+W: ) is equal to the gate width W of MO8FETQ□ which is required when constructing the person cover 7 in FIG. Even if this is done, the Mo5FETQ+' * Qs', Q for configuring the first stage inverter is similar to the second embodiment.
The area occupied by s' and Qt is the M OS F of the circuit shown in FIG.
The area occupied by E T Q I and Q is almost equal.
この実施例では、上記ＭＯＳ Ｆ Ｅ Ｔ Ｑｓ’とＱ
ｓ’をゲート幅が異なるように形成しておいて（Ｗ３′
〜Ｗｓ’）、入力バッファ回路を構成するときは、ＭＯ
Ｓ Ｆ Ｅ Ｔ Ｑｓ’とＱ３ｔｔのドレイン端子をと
もにノードｎ １／に接続はせる。また、シュミット回
路を構成する場合には、ＭＯＳ Ｆ Ｅ Ｔ Ｑａ’ま
たはＱ３″のいずれか一方のドレイン端子をノードｎ
、／に接続させ、他方のトノイン端子は接続しないで切
り離したままにして訃く。これによって、ＭＯ８ＦＥＴ
Ｑ３’を接続シタ場合と、ＭＯ８ＦＥＴＱ 、／／を接
続した場合とでは、第４図破線Ｂ、Ｂ’ど鎖線０．Ｃ′
で示すように、ヒステリシス特性が異なるシュミット回
路を構成することができるようにされる。In this example, the above MOS FET Qs' and Q
s' are formed to have different gate widths (W3'
~Ws'), when configuring the input buffer circuit, MO
The drain terminals of S F E T Qs' and Q3tt are both connected to the node n1/. In addition, when configuring a Schmitt circuit, the drain terminal of either MOS FET Qa' or Q3'' is connected to the node n
, / and leave the other terminal disconnected without connecting it. By this, MO8FET
In the case where Q3' is connected and the case where MO8FETQ and // are connected, the broken lines B and B' and the dashed line 0. C'
As shown in FIG. 2, it is possible to configure Schmitt circuits with different hysteresis characteristics.
以上説明したように、この発明においては、同一の素子
群が配線をかえてやるだけで、入出力３２７７回路また
はシュミット回路に構成できるようにされているので、
入出力バッファ回路とシュミット回路とで、互いに一部
の素子を共用する形になり、これによって、入出力回路
を構成するのに必要な素子数および占有面積か少なくて
済み、これを含むゲートアレイのおうな論理ＬＳＩのチ
ップサイズを縮減させることができる。As explained above, in this invention, the same element group can be configured into an input/output 3277 circuit or a Schmitt circuit by simply changing the wiring.
The input/output buffer circuit and the Schmitt circuit share some elements with each other, which reduces the number of elements and area required to configure the input/output circuit, and reduces the gate array that includes this circuit. The chip size of logic LSIs such as these can be reduced.
また、入力段を構成する特定の（共用されない）ＭＯＳ
ＦＥＴを複数に分割し、これらのＭＯＳＦＥＴの寸法の
和が必要とされる最も大きｉ；ｃＭｏｓ寸法に一致する
ようにさせた場合には、共用されないＭＯＳＦＥＴの素
子寸法自体を小さくさせることができ、これによって、
更に占有面積を減少させることができる。しかも、入力
段の共用されないＭＯＳＦＥＴを２以上に分割して、こ
れらの中から適当に選択して回路の所定のノードに接続
させてやることによって、シュミット回路構成における
ヒステリシスを異ならしめることも可能である。Also, specific (non-shared) MOS that constitutes the input stage
If the FET is divided into a plurality of parts and the sum of the dimensions of these MOSFETs is made to match the largest required i;cMos dimension, the element dimensions of the MOSFETs that are not shared can be reduced, by this,
Furthermore, the occupied area can be reduced. Moreover, it is also possible to vary the hysteresis in the Schmitt circuit configuration by dividing the MOSFET that is not shared in the input stage into two or more, and selecting an appropriate one from among these and connecting it to a predetermined node of the circuit. be.
第１図は論理ＬＳＩにおける入カバソファ回路の構成例
を示す回路図、
第２図は同じく論理ＬＳＩにおけるシュミット回路の構
成例を示す回路図、
第３図は本発明に係る入出力回路の一実施例を示す回路
構成図、
第４図は入力バッファ回路とシーミツト回路の入出力特
性を示す説明図、
第５図は本発明の第２の実施例を示す回路構成図、
第６図は本発明の第３の実施例を示す回路構成図である
。
１・・・初段インバータ（入力段）、２・・・次段イン
バータ（出力段）。FIG. 1 is a circuit diagram showing a configuration example of an input cover sofa circuit in a logic LSI, FIG. 2 is a circuit diagram showing a configuration example of a Schmitt circuit in a logic LSI, and FIG. 3 is an implementation of an input/output circuit according to the present invention. FIG. 4 is an explanatory diagram showing the input/output characteristics of the input buffer circuit and the seamit circuit. FIG. 5 is a circuit diagram showing the second embodiment of the present invention. FIG. 6 is the circuit diagram showing the second embodiment of the present invention. FIG. 3 is a circuit configuration diagram showing a third embodiment of the present invention. 1... First stage inverter (input stage), 2... Next stage inverter (output stage).
Claims (1)
ァ回路を構成するためのトランジスタ群と、次段インバ
ータの出力電圧が供給はれるようにづれた帰還用トラン
ジスタとを備え、上記帰還用トランジスタが上記初段イ
ンバータの出力ノードと切り離はれ、または接続でれる
ことにより、人出カバソファ回路またはシュミット回路
が構成されるようにされてなることを特徴とする論理Ｌ
ＳＩにおける入出力回路。 ２、前記初段インバータを構成する一方のトランジスタ
と並列に、一または二以上のトランジスタが設けられ、
これらの並列トランジスタが選択的に初段インバータの
出力ノードに接続されて、入出力バッファ回路またはシ
ミツト回路が構成されるようにされてなることを特徴と
する特許請求の範囲第１項記載の論理ＬＳＩにおける入
出力回路。[Scope of Claims] 1. A group of transistors for configuring an input/output cover sofa circuit consisting of at least two stages of inverters, and a feedback transistor shifted so that the output voltage of the next stage inverter is supplied; A logic L characterized in that the transistor for the first stage is disconnected from or connected to the output node of the first stage inverter to form a turnout cover sofa circuit or a Schmitt circuit.
Input/output circuit in SI. 2. One or more transistors are provided in parallel with one transistor constituting the first-stage inverter,
Logic LSI according to claim 1, characterized in that these parallel transistors are selectively connected to the output node of the first stage inverter to constitute an input/output buffer circuit or a simmit circuit. Input/output circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58144975A JPS6037820A (en) | 1983-08-10 | 1983-08-10 | Input and output circuit in logical lsi |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58144975A JPS6037820A (en) | 1983-08-10 | 1983-08-10 | Input and output circuit in logical lsi |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6037820A true JPS6037820A (en) | 1985-02-27 |
Family
ID=15374551
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58144975A Pending JPS6037820A (en) | 1983-08-10 | 1983-08-10 | Input and output circuit in logical lsi |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6037820A (en) |
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