JPS6032983B2 - 接合破壊型プログラマブルｒｏｍ - Google Patents
接合破壊型プログラマブルｒｏｍInfo
- Publication number
- JPS6032983B2 JPS6032983B2 JP52108844A JP10884477A JPS6032983B2 JP S6032983 B2 JPS6032983 B2 JP S6032983B2 JP 52108844 A JP52108844 A JP 52108844A JP 10884477 A JP10884477 A JP 10884477A JP S6032983 B2 JPS6032983 B2 JP S6032983B2
- Authority
- JP
- Japan
- Prior art keywords
- base
- junction
- insulating film
- voltage
- destructive
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
Landscapes
- Read Only Memory (AREA)
- Bipolar Transistors (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
本発明は接合破壊型プログラマプルＲＯＭに関するもの
である。
である。
接合破壊型プログラマブルＲＯＭは、各メモリセルをベ
ースオーブンのトランジスタで構成し、任意のメモリセ
ルにおけるトランジスタのェミツタ・ベース間接合をブ
レークダウンさせ、大電流を流し、その接合を破壊する
ことにより書き込みを行うものである。
ースオーブンのトランジスタで構成し、任意のメモリセ
ルにおけるトランジスタのェミツタ・ベース間接合をブ
レークダウンさせ、大電流を流し、その接合を破壊する
ことにより書き込みを行うものである。
ところで、このようなＲＯＭにおいては書き込み電圧が
高く（例えば約３０Ｖ）、また書き込み電流が大きく（
例えば約２０仇ｈＡ）、そのため書き込みに際して周辺
回路が破壊されるおそれがあるので、その周辺回路の破
壊防止のため種々の対策を必要とした。
高く（例えば約３０Ｖ）、また書き込み電流が大きく（
例えば約２０仇ｈＡ）、そのため書き込みに際して周辺
回路が破壊されるおそれがあるので、その周辺回路の破
壊防止のため種々の対策を必要とした。
したがって、本発明はかかる書き込み電圧を低くし、書
き込み電流を小さくすることにより周辺回路の破壊を防
止することを目的とするものである。
き込み電流を小さくすることにより周辺回路の破壊を防
止することを目的とするものである。
上記目的を達成するための本発明の一実施態様は、ベー
スオープン型バィポーラ素子によりメモリセルを構成し
た接合破壊型プログラマフルＲＯＭにおいて、ェミッタ
に電位を与える電極が絶縁膜を介してベース側面上の１
部を通るようにし、かつ、上言己ベース側面上の絶縁膜
を、書き込み電圧が上記電極に与えられたときにベース
側面にチャンネルができる程度の薄さの膜厚にしてなる
ことを特徴とするものである。
スオープン型バィポーラ素子によりメモリセルを構成し
た接合破壊型プログラマフルＲＯＭにおいて、ェミッタ
に電位を与える電極が絶縁膜を介してベース側面上の１
部を通るようにし、かつ、上言己ベース側面上の絶縁膜
を、書き込み電圧が上記電極に与えられたときにベース
側面にチャンネルができる程度の薄さの膜厚にしてなる
ことを特徴とするものである。
以下本発明を実施例により説明する。
第１図ａは本発明の一実施例に係るＲＯＭにおけるバィ
ポーラ素子の断面図、ｂはその平面図である。
ポーラ素子の断面図、ｂはその平面図である。
１はＰ型半導体基板、２はＮ＋型半導体埋込層、３はコ
レクタを成すＮ型半導体成長層、５はベースを成すＰ型
半導体層、６はェミッタを成すＮ型半導体層、７は半導
体表面に形成された絶縁膜（Ｓｉ０２）、８はベース層
の側面に形成されたゲート絶縁膜、９はェミツ夕に電位
を与えるビット線を成すアルミニウム電極、１０はアル
ミニウム電極とェミッタとのコンタクト領域である。
レクタを成すＮ型半導体成長層、５はベースを成すＰ型
半導体層、６はェミッタを成すＮ型半導体層、７は半導
体表面に形成された絶縁膜（Ｓｉ０２）、８はベース層
の側面に形成されたゲート絶縁膜、９はェミツ夕に電位
を与えるビット線を成すアルミニウム電極、１０はアル
ミニウム電極とェミッタとのコンタクト領域である。
このバィポーラ素子はベース・ェミッタ部分をコレクタ
よりも高い位置に形成し、ベース層の側面が凸都側面に
露出するようにしてある。そしてＳｉ０２からなる絶縁
膜８はあたかもＭＩＳＦＥＴにおけるゲート絶縁膜のよ
うに約１０００Ａと極めて薄く形成されている。このよ
うに、ェミッ夕、ベース部分を凸部に形成し、ベース層
側面が凸部側面に露出するようにするのは露出面におけ
るベース層の厚さをできるだけ薄くし、ピンチオフしや
すくするためであり、また、絶縁膜８をＭＩＳＦＥｎこ
おけるゲート絶縁膜のように極めて薄くするのは、書き
込み電圧がビットラインに印加されたときベース層側面
に反転層が形成できるようにするためである。
よりも高い位置に形成し、ベース層の側面が凸都側面に
露出するようにしてある。そしてＳｉ０２からなる絶縁
膜８はあたかもＭＩＳＦＥＴにおけるゲート絶縁膜のよ
うに約１０００Ａと極めて薄く形成されている。このよ
うに、ェミッ夕、ベース部分を凸部に形成し、ベース層
側面が凸部側面に露出するようにするのは露出面におけ
るベース層の厚さをできるだけ薄くし、ピンチオフしや
すくするためであり、また、絶縁膜８をＭＩＳＦＥｎこ
おけるゲート絶縁膜のように極めて薄くするのは、書き
込み電圧がビットラインに印加されたときベース層側面
に反転層が形成できるようにするためである。
第２図ａはバィポーラ素子Ｑで構成されたメモリセルの
回路図、ｂは書き込み電圧が印加された場合におけるメ
モＩＪセルの等価回路図である。すなわち、本実施例に
おいては、コレクタ・ェミッタ間に一定以上の電圧（ェ
ミッタ電流の流れの方向と逆方向の電圧）を印加すると
、ェミッタに電位を与える電極（本実施例では十）によ
り第４図に示すようにＰ型ベース側面に反転層１１が生
じ、第２図ｂに示すようにトランジスタＱにＭＩＳＦＥ
ＴＭが並列接続されたことになる。そして、領域Ｒに電
界集中が生じ、比較的低い電圧でェミッタ・ベース間接
合が降伏する。少なくとも、書き込み電圧でチャンネル
が形成されない通常のバィポーラ素子によるメモリセル
に比較して相当低い電圧で降伏する。第５図は本実施例
における接合耐圧とゲート電圧との関係を示す相関図で
、従来の場合はＶＧが０のとき接合耐圧を超える電圧に
よって降伏するが、本発明によればゲート電圧により異
なるがそれより低い電圧により降伏することが明らかで
ある。実際上、従来だと書き込み電圧を約３０Ｖ‘こし
なければならなかったが本発明によれば１０Ｖ程度にす
ることができる。また、この降伏状態においては降伏箇
所が接合の極〈一部Ｒ領域に集中しているので比較的小
さな電流で接合を破壊することができるので、書き込み
電流を小さくすることができる。第３図ａ〜ｉは本発明
の一実施例に係るメモリの製造態様を工程順に示すもの
である。
回路図、ｂは書き込み電圧が印加された場合におけるメ
モＩＪセルの等価回路図である。すなわち、本実施例に
おいては、コレクタ・ェミッタ間に一定以上の電圧（ェ
ミッタ電流の流れの方向と逆方向の電圧）を印加すると
、ェミッタに電位を与える電極（本実施例では十）によ
り第４図に示すようにＰ型ベース側面に反転層１１が生
じ、第２図ｂに示すようにトランジスタＱにＭＩＳＦＥ
ＴＭが並列接続されたことになる。そして、領域Ｒに電
界集中が生じ、比較的低い電圧でェミッタ・ベース間接
合が降伏する。少なくとも、書き込み電圧でチャンネル
が形成されない通常のバィポーラ素子によるメモリセル
に比較して相当低い電圧で降伏する。第５図は本実施例
における接合耐圧とゲート電圧との関係を示す相関図で
、従来の場合はＶＧが０のとき接合耐圧を超える電圧に
よって降伏するが、本発明によればゲート電圧により異
なるがそれより低い電圧により降伏することが明らかで
ある。実際上、従来だと書き込み電圧を約３０Ｖ‘こし
なければならなかったが本発明によれば１０Ｖ程度にす
ることができる。また、この降伏状態においては降伏箇
所が接合の極〈一部Ｒ領域に集中しているので比較的小
さな電流で接合を破壊することができるので、書き込み
電流を小さくすることができる。第３図ａ〜ｉは本発明
の一実施例に係るメモリの製造態様を工程順に示すもの
である。
‘ａ｝ Ｐ型半導体基板１の表面に選択的にＮ型不純物
（例えば技ヒ素）を拡散することによりＮ＋型埋込層（
深さ２．０仏ｍ）２を形成する。
（例えば技ヒ素）を拡散することによりＮ＋型埋込層（
深さ２．０仏ｍ）２を形成する。
（ｂ〕同様にＰ型半導体基板１の表面に選択的にＰ型不
純物（例えばボロン）を拡散することによりＰ十型アィ
ソレーション層４を形成する。
純物（例えばボロン）を拡散することによりＰ十型アィ
ソレーション層４を形成する。
｛ｃ｝ 次いで、半導体基板１上にコレクタを成すＮ型
ェピタキシャル成長層３（厚さ１．５ｒｍ）を形成する
。｛ｄ｝ 次いで、ェピタキシヤル成長層３の表面にＰ
型不純物（ボロン）を全面的に拡散し、ベースをなすＰ
型半導体層（深さ０．７ｒｍ）５を形成する。
ェピタキシャル成長層３（厚さ１．５ｒｍ）を形成する
。｛ｄ｝ 次いで、ェピタキシヤル成長層３の表面にＰ
型不純物（ボロン）を全面的に拡散し、ベースをなすＰ
型半導体層（深さ０．７ｒｍ）５を形成する。
｛ｅ’次いで、上記Ｐ型半導体層５の表面にＮ型不純物
（枇素）を全面的に拡散し、ェミッ夕を成すＮ型半導体
層（深さ０．４５仏ｍ）６を形成する。
（枇素）を全面的に拡散し、ェミッ夕を成すＮ型半導体
層（深さ０．４５仏ｍ）６を形成する。
‘ｆ｝ そして、上記拡散により生じた絶縁膜（Ｓｉ０
２）７を介して半導体上にＳｉ３Ｎ４膜（厚さ１５００
Ａ）１２を形成する。
２）７を介して半導体上にＳｉ３Ｎ４膜（厚さ１５００
Ａ）１２を形成する。
（ｇ） このＳｉ０２膜７、Ｓｉ３Ｎ４膜１２を選択的
にエッチングする。
にエッチングする。
そして、このエッチングをした後において残存するＳｉ
０２腰７、Ｓｊ３Ｎ４膜１ ２をマスクとして半導体表
面をエッチングすることにより、そのエッチング面にベ
ース・ェミツタ間接合及びベース・コレクタ間接合を露
出させる。（ｈ） 上記Ｓｉ０２膜７、Ｓｉ３Ｎ４膜１
２を除去した後、半導体表面を酸化し、絶縁膜（厚さ
１０００Ａ）８を形成する。
０２腰７、Ｓｊ３Ｎ４膜１ ２をマスクとして半導体表
面をエッチングすることにより、そのエッチング面にベ
ース・ェミツタ間接合及びベース・コレクタ間接合を露
出させる。（ｈ） 上記Ｓｉ０２膜７、Ｓｉ３Ｎ４膜１
２を除去した後、半導体表面を酸化し、絶縁膜（厚さ
１０００Ａ）８を形成する。
（ｉ） 上記絶縁膜７を選択的にエッチングして窓関部
を形成した後アルミニウム膜（厚さ１００００Ａ）を形
成し、その後このアルミニウム膜を選択的にエッチング
除去することにより配線を成す。
を形成した後アルミニウム膜（厚さ１００００Ａ）を形
成し、その後このアルミニウム膜を選択的にエッチング
除去することにより配線を成す。
なお、通常のブレーナ型トランジスタの製造工程によっ
てもＲＯＭをつくることはできるが、その場合、ベース
の半導体表面に露出する部分における厚さが写真処理に
おける精度上の限界からどうしても厚くなり、したがっ
てピンチオフしにくくなるという問題が残る。
てもＲＯＭをつくることはできるが、その場合、ベース
の半導体表面に露出する部分における厚さが写真処理に
おける精度上の限界からどうしても厚くなり、したがっ
てピンチオフしにくくなるという問題が残る。
以上説明したように、本発明によれば書き込み電圧によ
ってベース層の半導体表面への露出面において反転層が
生じ、電界集中が起るので降伏電圧が低くなり、したが
って、書き込み電圧も低くなる。
ってベース層の半導体表面への露出面において反転層が
生じ、電界集中が起るので降伏電圧が低くなり、したが
って、書き込み電圧も低くなる。
また書き込み電流も電界集中の生じる部分に集中するの
で小さな電流で書き込みに必要な接合破壊を生じ、その
結果書き込み電流を小さくすることができる。
で小さな電流で書き込みに必要な接合破壊を生じ、その
結果書き込み電流を小さくすることができる。
第１図ａは本発明の一実施例に係るメモリセルの断面図
、ｂはその平面図である。 第２図ａは〆モリセルの回路図、同図ｂは書き込み時に
おけるメモリセルの等価回路図である。第３図ａ〜ｉは
本発明の一実施例に係るＲＯＭの製造態様を工程順に示
す断面図である。第４図はチャンネルのできる状態を示
す断面図である。第５図はゲート電圧と接合耐圧の関係
を示す曲線図である。１・・・Ｐ型半導体基板、２…Ｎ
十型埋込層、３・・・Ｎ型ェピタキシャル成長層、４・
・・Ｐ十型アィソレーション、５…Ｐ型ベース層、６…
Ｎ型ヱミッタ層、７…絶縁膜（Ｓｉ０２）、８・・・ゲ
ート絶縁膜、９・・・アルミニウム膜、１０・・・コン
タクト領域、１１・・・反転層、１２・・・Ｓｉ３Ｎ４
膜、０・・・電界集中部。 弟ノ図第２図 第３図 系３図 豹〆図 弟づ図
、ｂはその平面図である。 第２図ａは〆モリセルの回路図、同図ｂは書き込み時に
おけるメモリセルの等価回路図である。第３図ａ〜ｉは
本発明の一実施例に係るＲＯＭの製造態様を工程順に示
す断面図である。第４図はチャンネルのできる状態を示
す断面図である。第５図はゲート電圧と接合耐圧の関係
を示す曲線図である。１・・・Ｐ型半導体基板、２…Ｎ
十型埋込層、３・・・Ｎ型ェピタキシャル成長層、４・
・・Ｐ十型アィソレーション、５…Ｐ型ベース層、６…
Ｎ型ヱミッタ層、７…絶縁膜（Ｓｉ０２）、８・・・ゲ
ート絶縁膜、９・・・アルミニウム膜、１０・・・コン
タクト領域、１１・・・反転層、１２・・・Ｓｉ３Ｎ４
膜、０・・・電界集中部。 弟ノ図第２図 第３図 系３図 豹〆図 弟づ図
Claims (1)
- １ ベースオープン型バイポーラ素子によりメモリセル
を構成した接合破壊型プログラマブルＲＯＭにおいて、
エミツタに電位を与える電極が絶縁膜を介してベース側
面上の１部を通るようにし、かつ、上記ベース側面上の
絶縁膜を書き込み電圧が上記電極に与えられたときにベ
ース側面にチヤンネルができる程度の薄さの膜厚にして
なることを特徴とする接合破壊型プログラマブルＲＯＭ
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP52108844A JPS6032983B2 (ja) | 1977-09-12 | 1977-09-12 | 接合破壊型プログラマブルｒｏｍ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP52108844A JPS6032983B2 (ja) | 1977-09-12 | 1977-09-12 | 接合破壊型プログラマブルｒｏｍ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5443482A JPS5443482A (en) | 1979-04-06 |
| JPS6032983B2 true JPS6032983B2 (ja) | 1985-07-31 |
Family
ID=14495004
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP52108844A Expired JPS6032983B2 (ja) | 1977-09-12 | 1977-09-12 | 接合破壊型プログラマブルｒｏｍ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6032983B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2512999A1 (fr) * | 1981-09-14 | 1983-03-18 | Radiotechnique Compelec | Dispositif semiconducteur formant memoire morte programmable a transistors |
-
1977
- 1977-09-12 JP JP52108844A patent/JPS6032983B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5443482A (en) | 1979-04-06 |
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