JPS60263255A - Processor synchronizing system - Google Patents
Processor synchronizing systemInfo
- Publication number
- JPS60263255A JPS60263255A JP59118167A JP11816784A JPS60263255A JP S60263255 A JPS60263255 A JP S60263255A JP 59118167 A JP59118167 A JP 59118167A JP 11816784 A JP11816784 A JP 11816784A JP S60263255 A JPS60263255 A JP S60263255A
- Authority
- JP
- Japan
- Prior art keywords
- processor
- processors
- circuit
- sequencer
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/163—Interprocessor communication
- G06F15/17—Interprocessor communication using an input/output type connection, e.g. channel, I/O port
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Theoretical Computer Science (AREA)
- Software Systems (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
Abstract
Description
【発明の詳細な説明】
（発明の属する分野）
本発明は、通常は非同期で動作している複数台のプロセ
ッサを、特定の時間のみ同期動作させるプロセッサ同期
方式に関するものである。DETAILED DESCRIPTION OF THE INVENTION (Field of the Invention) The present invention relates to a processor synchronization method in which a plurality of processors, which normally operate asynchronously, are operated synchronously only at a specific time.
（従来の技術）
従来、複数台のプロセッサを同期動作させる場合にはプ
ロセッサに使用するクロックを一種とするとともに、メ
モリ装置に使用するＩＣメモリのリフレッシュ動作も完
全に同期させるために、リフレッシュタイミングをプロ
セッサ間で同一にさせる等の制御を行なっていた。(Prior Art) Conventionally, when multiple processors are operated synchronously, one type of clock is used for the processors, and the refresh timing is set in order to completely synchronize the refresh operation of the IC memory used in the memory device. Controls such as making them the same between processors were performed.
しかしながら、この種の同期方式ではプロセッサ台数が
増加すると、クロックを全プロセッサで同期させるため
のクロック分配系のタイミング調整が困難になるととも
に、リフレッシュタイミングを同期させるインタフェー
ス線も増加し、プロセッサ台数は２〜３台程度しか実現
できないという欠点があった。However, with this type of synchronization method, as the number of processors increases, it becomes difficult to adjust the timing of the clock distribution system to synchronize the clocks among all processors, and the number of interface lines to synchronize refresh timing also increases. The drawback was that only about three units could be realized.
（発明の目的）
本発明はこれらの欠点を解決するためのもので、同期信
号線を多数のプロセッサ間でワイアドオアする構造とす
ることにより、１０００台以上のプロセッサを有するシ
ステムにおいても、プロセッサの同期動作を可能とした
プロセッサ同期方式を提供しようとするものであり、以
下図面について詳細に説明する。(Objective of the Invention) The present invention is intended to solve these drawbacks, and by using a structure in which the synchronization signal line is wired-ored between a large number of processors, it is possible to synchronize the processors even in a system having 1000 or more processors. The purpose is to provide a processor synchronization method that enables operation, and the drawings will be described in detail below.
（発明の構成および作用）
第１図は本発明のシステム構成を示す−・実施例図であ
り、１−１．１−２．・・・・・・、１−ｎはプロセッ
サ、２はプロセッサの同期信号線である。(Configuration and operation of the invention) FIG. 1 is an embodiment diagram showing the system configuration of the present invention, and 1-1.1-2. ..., 1-n is a processor, and 2 is a synchronization signal line of the processor.
各プロセッサ１−１〜１−ｎは通常は非同期で動作して
おり、例えば、他のプロセッサからデータを授受したい
という同期要求が発生した場合、各プロセッサは同期信
号線２にその旨の信号を送出すると同時に、同期信号線
２を監視し、全プロセッサ１−１〜１−ｎが同期要求を
出していることを検知すると全プロセッサが同期したと
判断する。Each processor 1-1 to 1-n normally operates asynchronously. For example, when a synchronization request to send and receive data from another processor occurs, each processor sends a signal to that effect to the synchronization signal line 2. At the same time as the transmission, the synchronization signal line 2 is monitored, and if it is detected that all the processors 1-1 to 1-n are issuing synchronization requests, it is determined that all the processors are synchronized.
第２図は本発明で使用する一つのプロセッサについてそ
の構成の詳細を示す一実施例のブロック図であり、１−
１及び１−２はプロセッサ、２は同期信号線を示すこと
は第１図と同じである。FIG. 2 is a block diagram of an embodiment showing the details of the configuration of one processor used in the present invention.
As in FIG. 1, 1 and 1-2 are processors, and 2 is a synchronization signal line.
図中、３はマイクロプログラムのシーケンス制！ 御を
行なうシーケンサ、４はマイクロプログラム命令を格納
するＲＯＭ、５はＲＯＭ４から読み出されたマイクロ命
令を格納するマイクロ命令レジスタ、５−１〜５−３は
マイクロ命令レジスタ５の出力線、６はシフタ及び加算
器等からなる演算器、７はユーザの書いたプログラム、
データを格納するメモリ装置、８は演算器６とメモリ装
置７を接続するバス、９ 、１０，１３，１５．１６は
論理積回路、１１はフリップフロップ、１２はドライバ
、１４は他のプロセッサへデータを送出するインタフェ
ース線、１７は他のプロセッサからのデータを受信する
バッファである。In the figure, 3 is a microprogram sequence system! 4 is a ROM that stores microprogram instructions; 5 is a microinstruction register that stores microinstructions read from ROM 4; 5-1 to 5-3 are output lines of the microinstruction register 5; 6 is a An arithmetic unit consisting of a shifter, an adder, etc., 7 a program written by the user,
A memory device for storing data, 8 a bus connecting the arithmetic unit 6 and the memory device 7, 9, 10, 13, 15.16 an AND circuit, 11 a flip-flop, 12 a driver, 14 to other processors. An interface line 17 for sending data is a buffer for receiving data from other processors.
以下プロセッサ１−１を代表例としてその動作を説明す
るがプロセッサ１−２〜１−ｎについても同様である。The operation of the processor 1-1 will be described below as a representative example, but the same applies to the processors 1-2 to 1-n.
プロセッサ１−１は、メモリ装置７に格納された命令に
従い、シーケンサ３がＲＯＭ４からマイクロ命令を読み
出し、マイクロ命令レジスタ５に格納し、マイクロ命令
レジスタ５の信号を各部に送出し動作しているマイクロ
プログラム制御処理装置である。In the processor 1-1, according to the instructions stored in the memory device 7, the sequencer 3 reads microinstructions from the ROM 4, stores them in the microinstruction register 5, and sends signals from the microinstruction register 5 to each part of the operating microinstruction. It is a program controlled processing device.
マイクロ命令レジスタ５に同期要求が読み出されると、
マイクロ命令レジスタ５の出力線５−１→論理積回路９
を通してフリップフリップ１１を点火すると共に、シー
ケンサ３の動作を停止させ、マイクロ命令実行制御を中
断する。When the synchronization request is read into the microinstruction register 5,
Output line 5-1 of microinstruction register 5 → AND circuit 9
At the same time, the operation of the sequencer 3 is stopped, and microinstruction execution control is interrupted.
ラ
フリップフロップ１１の信号はドイバ１２を通して論理
値ＩＩ ＯＩＩとなり、プロセッサの同期信号線２を駆
動する。同期信号線２は全プロセッサ間でワイアドオア
されており、全プセッサで同期要求が発生するまで論理
値は１′１”となっている。全プロセッサで同期要求が
発生すると同期信号線２の論理値はＩＩ ＯＩＩとなり
、論理積回路１３を介してシーケンサ３にその旨を通知
すると共に、メモリ装置７に対してリフレッシュ動作の
停止を指示する。The signal of the rough flip-flop 11 becomes a logical value II OII through the driver 12 and drives the synchronization signal line 2 of the processor. The synchronization signal line 2 is wired-ORed between all processors, and the logical value is 1'1'' until a synchronization request is generated in all processors.When a synchronization request is generated in all processors, the logical value of the synchronization signal line 2 is becomes II OII, and notifies the sequencer 3 of this via the AND circuit 13 and instructs the memory device 7 to stop the refresh operation.
シーケンサ３はこれにより動作を開始し、次のマイクロ
命令を読み出す。この場合、マイクロ命令レジスタ５に
は他のプロセッサとのデータ授受の命令が書かれており
、その出力線５−３からの信号により演算器６またはメ
モリ装置７からのデータが、バス８→論理積回路１５→
インタフェース線１４を介して他のプロセッサへ送信さ
れると共に、他のプロセッサからのデータは、バッファ
１７に格納され、論理積回路１６を介してバス８に読み
出され、演算器６またはメモリ装置７に格納される。The sequencer 3 starts its operation and reads out the next microinstruction. In this case, an instruction for exchanging data with another processor is written in the microinstruction register 5, and a signal from the output line 5-3 causes the data from the arithmetic unit 6 or the memory device 7 to be transferred from the bus 8 to the logic Product circuit 15→
Data is transmitted to other processors via the interface line 14, and data from the other processors is stored in the buffer 17, read out to the bus 8 via the AND circuit 16, and sent to the arithmetic unit 6 or memory device 7. is stored in
シーケンサ３は、次に、同期要求を解除するマイクロ命
令をＲＯＭ４から読み出し、マイクロ命令レジスタ５に
設定する。これによりマイクロ命令レジスタの出力線５
−２が駆動され論理積回路１０を介してフリップフリッ
プ１１をリセットし論理値を′０″とする。引き続き同
期信号線２、論理積回路１３が論理値１１１”となり、
メモリ装置７に印加されていたリフレッシュ動作の停止
が解除される。The sequencer 3 then reads a microinstruction for canceling the synchronization request from the ROM 4 and sets it in the microinstruction register 5. This causes the output line 5 of the microinstruction register to
-2 is driven to reset the flip-flip 11 through the AND circuit 10 and set the logic value to '0''.Subsequently, the synchronization signal line 2 and the AND circuit 13 become the logic value 111'',
The suspension of the refresh operation applied to the memory device 7 is released.
以上のように、同期信号線２を全プロセッサ１−１〜１
−ｎ間でワイアドオアする構造となっているため、多数
のプロセッサ台数を有するシステムにおいても、容易に
全プロセッサを同期動作させることが可能となる。As described above, the synchronization signal line 2 is connected to all processors 1-1 to 1-1.
Since it has a wired-OR structure between -n, even in a system having a large number of processors, it is possible to easily synchronize all the processors.
（効 果）
以上説明したように本発明は、１本のインタフェース線
を設けることにより多数のプロセッサ間で同期動作が可
能となるため、全プロセッサでりロックを同期させる必
要がなく、クロック分配系のタイミング調整が不用とな
り、また、メモリ装置にＩＣメモリを用いた場合に、リ
フレッシュタイミングをプロセッサ間で通信することが
不用となる等の利点がある。(Effects) As explained above, the present invention enables synchronized operation among a large number of processors by providing one interface line, so there is no need to synchronize the locks of all processors, and the clock distribution system This eliminates the need for timing adjustment, and also eliminates the need to communicate refresh timing between processors when an IC memory is used as the memory device.
第１図は本発明のシステム構成を示す一実施例図、第２
図は本発明で使用するプロセッサの構成の詳細を示す一
実施例のブロック向である。
１−１〜１−ｎ ・・・プロセッサ、 ２ ・・・同期
信号線、 ３ ・・・シーケンサ、 ４ ・・・ＲＯＭ
、５ ・・・マイクロ命令レジスタ、 ６ ・・・演算
器、７・・・メモリ装置、 ８・・・バス、 ９ 、１
０，１３゜１５．１６・・・論理積回路、１１・・・フ
リップフロップ、１２・・・ ドライバ、１４・・・イ
ンタフェース線、 １７・・・バッファ。
第１図FIG. 1 is an embodiment diagram showing the system configuration of the present invention, and FIG.
The figure is a block diagram of an embodiment showing details of the configuration of a processor used in the present invention. 1-1 to 1-n...Processor, 2...Synchronization signal line, 3...Sequencer, 4...ROM
, 5... Microinstruction register, 6... Arithmetic unit, 7... Memory device, 8... Bus, 9, 1
0,13°15.16...AND circuit, 11...Flip-flop, 12...Driver, 14...Interface line, 17...Buffer. Figure 1
Claims (1)
その複数のプロセッサの全てとの間でワイアドオアする
構造とした同期信号線を有し、同期発生要求を自プロセ
ッサ内に表示する第１の手段と、全プロセッサの同期発
生要求をワイアドオアする第２の手段と、そのワイアド
オアした第２の手段を自プロセッサ内で読み出す第３の
手段とを有し、第１の手段発生から第３の手段発生まで
プロセッサの制御を停止させるようにしたことを特徴と
するプロセッサ同期方式。In a processing system that combines multiple processors,
A first means has a synchronization signal line configured to wire-OR between all of the plurality of processors and displays a synchronization generation request within its own processor, and a second means for wire-ORing the synchronization generation requests of all the processors. and a third means for reading out the wired-ored second means within its own processor, and the control of the processor is stopped from the generation of the first means to the generation of the third means. processor synchronization method.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59118167A JPS60263255A (en) | 1984-06-11 | 1984-06-11 | Processor synchronizing system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59118167A JPS60263255A (en) | 1984-06-11 | 1984-06-11 | Processor synchronizing system |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60263255A true JPS60263255A (en) | 1985-12-26 |
Family
ID=14729770
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59118167A Pending JPS60263255A (en) | 1984-06-11 | 1984-06-11 | Processor synchronizing system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60263255A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62232065A (en) * | 1986-04-02 | 1987-10-12 | Sharp Corp | Synchronization system for plural processors |
| JPH01181134A (en) * | 1988-01-13 | 1989-07-19 | Nec Corp | Microcomputer |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5713565A (en) * | 1980-06-27 | 1982-01-23 | Toshiba Corp | Synchronizing method of multiprocessor computer system |
-
1984
- 1984-06-11 JP JP59118167A patent/JPS60263255A/en active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5713565A (en) * | 1980-06-27 | 1982-01-23 | Toshiba Corp | Synchronizing method of multiprocessor computer system |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62232065A (en) * | 1986-04-02 | 1987-10-12 | Sharp Corp | Synchronization system for plural processors |
| JPH01181134A (en) * | 1988-01-13 | 1989-07-19 | Nec Corp | Microcomputer |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5920714A (en) | System and method for distributed multiprocessor communications | |
| CA2002895A1 (en) | Arithmetic unit | |
| JPS60263255A (en) | Processor synchronizing system | |
| EP0223849A1 (en) | Super-computer system architectures. | |
| JPS6315628B2 (en) | ||
| JPH0668040A (en) | Queue control system for interprocessor communication | |
| JPH11238042A (en) | Decentralized simulation control unit | |
| JPH03177953A (en) | Data transfer system | |
| JPH1185673A (en) | Method and device for controlling shared bus | |
| JPS61175834A (en) | Data processor provided with microprogram debug function | |
| JPH0318958A (en) | Multiprocessor system | |
| KR950008393B1 (en) | Arbeiter delay circuit for multiprocessor system | |
| JP2965133B2 (en) | Processor system | |
| JPH0586571B2 (en) | ||
| JPS6033654A (en) | Inter-microprocessor data transferring system | |
| JPH027099B2 (en) | ||
| JP3039918B2 (en) | Processor system | |
| JPS6095678A (en) | Multi-processor system | |
| JPH0573507A (en) | Reliefing device in message communication between electronic computers | |
| JPS62251829A (en) | Symbolic processing system and method | |
| JPH02171096A (en) | Time synchronizing system for multi-processor exchange system | |
| JPH01142846A (en) | Cache memory control system for information processor | |
| JPS5847743B2 (en) | Inter-microprocessor communication control method | |
| JPS62168231A (en) | Data processor | |
| Cai et al. | 290 Transputer Research and Applications 6 S. Atkins and AS Wagner, Eds. IOS Press, 1993 |