JPS60244170A - デイジタルビデオ信号の並列化処理方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、ディジタルビデオ信号、特に高精細度ビデ
オ信号のように高速なデータの処理に適用されるディジ
タルビデオ信号の並列化処理方法に関する。

〔背景技術とその問題点〕

高精細度のカラービデオ信号は１通常のカラービデオ信
号に比べて、水平絵素数、ライン数が共罠約２倍のもの
であって、ディジタル化された場合に、サンプリング周
波数が通常のカラービデオ信号の約４倍（例えば６４Ｍ
Ｈｚ）となる。このような高速のデータは、ディジタル
フィルタにより処理しようとしても１回路の動作速度が
追従できない。そこで、データを並列化して処理するこ
とが行なわれる。

従来の並列化処理方法は、並列化の数で分周されたクロ
ックにより時系列データを並列化し、この並列化された
データごとにフィルタリングなどの処理を行ない、処理
後のデータを元の周波数のクリックにより時系列データ
に変換していた。この並列化処理は１分周り四ツクで動
作する低速部と元の周波数のクロックで動作する高速部
とが交互に必要となり、ＩＣ回路を構成しにくい欠点が
あった。また、データの速度がより高速化された時に、
それに応じて並列化の回路を増設することが簡単に行な
うことができない問題点があった。

更に、高精細度のカラービデオ信号と通常のカラービデ
オ信号との間で信号処理回路が異なった構成となり、信
号処理回路を両者で兼用することができなかった。

〔発明の目的〕

したがって、この発明の目的は、高速論理回路部と低速
論理回路部とが交互に接続されず、入力”部及び出力部
で両者が混在するディジタルビデオ゛信号の並列化処理
方法を提供することにある。

この発明の他の目的は、ディジタルビデオ信号がより高
速化された時に、柔軟に対応することができる並列化処
理方法を提供することにある。

この発明の更に他の目的は、高精細度のカラービデオ信
号と通常のカラービデオ信号との間で信号処理回路の単
位構成を兼用することができる並列化処理方法を提供す
ることにある。

〔発明の概要〕

この発明は、１枚の画面のディジタルビデオ信号を水平
方向に関してＮ分割し、この分；（＋すされた各画面の
ディジタルビデオ信号を１個の信号とみなして、各分割
されたものごとに信号処理を行なうものである。この発
明は、境界部において、隣接する所定量のディジタルビ
デオ信号カオーバーランプするように、１フイールド（
又は１フレーム）のディジタルビデオ信号の各ラインを
Ｎ個のものに分割し、この分割されたものごとに信号処
理を行なうことを特徴とするディジタルビデオ信号の並
列化処理方法である。

〔実施例〕

以下、この発明の一実施例について図面を参照して説明
する。この一実施例は、高精細度のカラービデオ信号を
ディジタル信号に変換して磁気テープに回転ヘッドによ
り記録し、また再生する装置にこの発明を適用したもの
である。

第１図は、この一実施例の画面分割を示すもので、１枚
の画像１は１例えば水平方向に２０００サンプル、１．
０５０ラインの高精細度のビデオ信号によって構成され
る。この画像１の各ラインが５００サンプルずつ圧水平
方向に関して４分割され、縦長の画像２Ａ、２Ｂ、２Ｃ
’、２Ｄに分けられろ。

この分割された画像２八〜２Ｄの両端のデータを信号処
理するためには、この両端のデータの前文　、は後に位
置する他の分割された画像のデータを使用する必要があ
る。そこで９分割された關像ごとにデータ処理を行な、
５時に、この処理を行なう回路には５両端に１１個のサ
ンプルデータを夫々付加してなるデータＤＴＩ、ＤＴ２
．ＤＴ３．ＤＴ４を夫々供給スる。高精細度のディジタ
ルビデオ信号の元のサンプリング周波数をｆｓとすると
９分制さば良い。

第２図は、この発明の一実施例の全体の構成を示し、３
で示す入力端子からの高精細度のカラービデオ信号かめ
コンバータ４においてサンプリング周波数ｆｓＣ例えば
６４ＭＨｚ）でサンプリングされディジタル化される。

このへφコンバータ４系列ＤＴＩ、ＤＴ２．ＤＴ３．Ｄ
Ｔ４に分けられる。このデータ系列は、前述のように、
ｎ個（この例では８個）のサンプルデータのオーバーラ
ツプ部分を有するものである。

この４個のデータ系列ＤＴＩ〜ＤＴ４の各々ごとに記録
処理がなされる。データ系列ＤＴＩは、信号処理回路１
１により、帯域圧縮などのフィルタリングの処理を受け
、パリティ発生回路１２により。

エラー訂正符号の符号化がなされ、更に、チャンネルエ
ンコーダ１３によす、ブロックコーディングなどの変調
がなされ９図示せずも、記録アンプ及び回転トランスを
介して回転ヘッド１４に供給される。他のデータ系列Ｄ
Ｔ２．ＤＴ３．ＤＴ４の夫々についても、同様に、信号
処理回路２１．３１゜４１とパリティ発生回路２２．３
２．４２とチャンネルエンコーダ２３，３３．４３と回
転ヘッド２４．３４．４４とが設けられている。回転ヘ
ッド１４．２４．３４．４４は１回転ドラムに取り付け
られ、磁気テープ６に各データ系列を１本の傾斜したト
ランクとして記録する。１本のトラフ。

りには１例えば１フィールド分のデータが記録される。

磁気テープ６から回転ヘッド１４により再生されたデー
タは９図示せずも１回転トランス及び再化アンプを介し
てチャンネルデコーダ１５に供給される。このチャンネ
ルデコーダ１５の出力がＴＢＣ（タイムベースコレクタ
）１６に供給すれる。このＴＢＣ１６の出力がエラー訂
正回路１７に供給され、エラー訂正符号の復号処理によ
ってエラー訂正がなされる。エラー訂正回路１１の出力
がオーバーランプ付加回路１０を介して信号処理回路１
８に供給され、補間フィルタによる補間が行なわれる。

この信号処理回路１８の出力罠１個の再生データ系列Ｄ
Ｔ１が生じ、並列→直列変換回路７に供給される。

他の回転ヘッド２４，３４，４４の各々の再生データに
関しても同様に、チャンネルデコーダ２５．３５．４５
とＴＢＣ２６，３６，４６とエラー訂正回路２７，３７
．４７とが設けられ、エラー訂正回路２７，３７．４７
の出力がオーバーラツプ付加回路１０を介して信号処理
回路２Ｂ。

３８．４８に供給される。この信号処理回路２８゜３８
．４８の出力ＤＴ２．ＤＴ３．ＤＴ４が並列→直列変換
回路７に供給され、この並列→直列変換回路７から元の
サンプリング周波数ｆｓの高精細度のディジタルカラー
ビデオ信号°が出力さｔ。

”／Ａコンバータ８によりアナログ信号に戻され。

出力端子９に取り出される。

上述の記録及び再生の回路において、オーバーラツプ部
分のデータを必要とするのは、記録側の信号処理回路１
１，２１．３１．４１及び再生側の信号処理回路１８．
２８．３８．４８である。

したがって、直列→並列変換回路５により付加されたオ
ーバーラツプ部分は、信号処理回路１１゜２１．３１．
４１の出力では除去され、磁気テープ６に記録されない
。再生側では、エラー訂正回路１７．２７，３７．４７
の夫々から出力されるデータ系列を用いて、オーバーラ
ンプ付加回路１０によりオーバーラツプ部分が付加され
る。この場合１分割された画像のうちで両側の画像２人
及び２Ｄ（第１図参照〕の端部に対しては、全てゼロの
データが付加される。

第３図は、オーバー多ツブ部分を付加することができる
直列→並列変換回路５の具体的構成な示す。第３図は、
直列→並列変換回路５のうちで。

データ系列ＤＴＩを発生するのに必要な構成のみを示し
、他のデータ系列ＤＴ２．ＤＴ３．ＤＴ４を夫々発住す
るための構成については省略されている。

第３図において、破線で囲んで示す５１及び５２は、夫
々メモリバンクを示し、メモリバンク５１は、夫々１サ
ンプルデータのビット幅（例えば８ピント）のメモリＭ
ｌ　１．　Ｍｌ　２．　Ｍｌ　３．　Ｍｌ　４を有し、
メモリバンク５２は、夫々１サンプルデータのビット幅
のメモリＭ２１．Ｍ２２．Ｍ２３．Ｍ２４を有している
。２つのメモリバンク５１．５２には、ライトアドレス
カウンタ５３で形成されたライトアドレスＷＡＩ及びリ
ードアドレスカウンタ５４で形成されたリードアドレス
ＲＡＩの一方がマルチプレクサ５５．５６により選択さ
れて供給される。メモリバンク５１．５２を夫々４個の
メモリに分割しているのは、メモリの書込み速度及び読
出し速度をデータの伝達レー）に追従させるためである
。

メモリバンク５１は、第４図に示すように、０〜１２８
のアドレスを有し、　（４サンプル×１２９＝５１６サ
ンプ／Ｉ／）のデータを記憶できる容量のものである。

このメモリバンク５１の斜線でボす０．１，１２７，１
２８の両端の４個のアドレスは。

オーバーラツプ部分のデータを記憶するためのものであ
り、これらを除（２〜１２６のアドレスに本来の５００
　個のサンプルデータが記憶される。

メモリバンク５２も、第４図と同様の構成のものである
。

更に１図示されてないが、データ系列ＤＴ２゜ＤＴ３．
ＤＴ４を夫々形成するためのメモリノぐンクも、第４図
と同様のものである。つまり、１ラインの２０００個の
サンプルデータが５００個のサンプルデータ及び１６個
のオーバーラツプ部分のデータに４分割されて、４組の
メモリによって処理される。この４分割は、ライトパル
ス（ライトイネーブルパルス）ＷＥＩ〜ＷＥ４によって
なされる０４組のメモリが夫々２個のメモリバンクを有
しているのは、一方のメモリバンクがライト動作を行な
っている１ラインの期間において他方のメモリパンクが
リード動作を行なうようにするためである。第３図に示
すよ５に、１ライン毎に反転するラインパルスＬＮＩＤ
がＮＡＮＤゲート５７に供給され、インバータ５８によ
り反転されたラインパルスがＮＡＮＤゲート５９に供給
される。ＮＡＮＤゲート５７．５９には、ライトパルス
（ライトイネーブルパルスを意味する。）ＷＥＩが供給
され。

ＮＡＮＤゲート５７から出力されるライトパルスがメモ
リバンク５１のメモリＭｌｌ〜Ｍ１４に供給され。

ＮＡＮＤゲー）５９から出力されるライトパルスがメモ
リバンク５２のメモリＭ２１〜Ｍ２４に供給される。ラ
イトアドレス及びリードアドレスを選択するためのマル
チプレクサ５５．５６もラインパルスＬＮＩＤにより制
御される。

〜争コンバータ４からのディジタルカラービデオ信号が
シフトレジスタ６０に供給されろ。シフトレジスタ６０
の４ピツ）の出力Ｑｌ〜Ｑ　４　カ４個のレジスタに入
力される。シフトレジスタ６０及び４個のレジスタは、
入力されるディジタルカラービデオ信号のサンプリング
周波数例えば６４ＭＨ７のクロックＣＫｔによって動作
する。このクロックＣＫ１０周期をＴとする。

シフトレジスタ６０に接続されたレジスタには。

４Ｔの周期の四−ドパルスＬＤＩが供給され、各レジス
タの出力には、データ伝送レートが１６ＭＩＩＩｚに下
げられたデータ系列Ｄ１〜Ｄ４が取り出される。このデ
ータ系列Ｄ１〜Ｄ４が４組のメモリに供給される。

第３図に示すように、データ系列Ｄ１〜Ｄ４は。

１６ＭＨｚ（周期：４Ｔ）のクロックＣＫ１１によって
動作する８個の入力レジスタを介されることにより、一
方のメモリバンク５１に入力される４個のデータ系列Ｄ
Ｉｌ〜Ｄ１４と他方のメモリバンク５２に入力される４
個のデータ系列Ｄ２１〜Ｄ２４となされる。メモリバン
ク５１．５２は、クロックＣＫＩＩがライトアドレスカ
ウンタ５３に供給されることにより形成されたライトア
ドレスＷＡＩによってライト動作を行なう。メモリバン
ク５１゜５２は、４ＭＩＴｚ（周期：１６Ｔ）のクロッ
クＣＫ１５がリードアドレスカウンタ５４に供給される
ことにより形成されたリードアドレスＲ，ＡＩによって
リード動作を行なう。

一方のメモリバンク５１の各メモリからリードアウトさ
れたデータがりｐツクＣＫ１５によって４偕の出力レジ
スタ６５，６６．６７．６８に取り込まれる。他方のメ
モリバンク５２の各メモリからリードアウトされたデー
タがクロックＣＫ１５によって４個の出力レジスタ７５
．７６．７７゜７８に取り込まれる。レジスタ６５〜６
８は、シフトレジスタ６４から発生する出力イネーブル
信号によって順次、出力される。レジスタ７５〜７８は
、シフトレジスタ７４から発生する出力イネーブル信号
によって順次、出力される。シフトレジスタ６４．７４
には、クロックＣＫＩＩが供給されると共に、ＮＡＮＤ
ゲー）６３．７３を夫々介された４　Ｍ　）Ｉｚのタイ
ミング信号ＯＴが供給される。

ＮＡＮＤゲートＴ３には、ラインノぐルスＬ　Ｎ　Ｉ　
Ｄが供給されると共に、このラインパルスＬＮＩＤがイ
ンバータ６２を介してＮＡＮＤゲート６３に供給される
。

第５図は、直列→並列変換回路５の全体の動作を示すタ
イムチャートである。第５図Ａは、水平同期信号を示し
、第５図Ｂは、入力ディジタルデータのデータ期間でハ
イレベルとなるタイミングパルスＤＴＥＮを示し、第５
図ＣがラインパルスＬＮＩＤを示す。

このラインパルスＬＮＩＤがハイレベルの期間例えば第
ｎラインでは、４組のメモリの各組の一方のメモリバン
クが第５図りに示すように、ライト動作を行なうと共に
、他方のメモリバンクが第５図Ｆに示すようにリード動
作を行なう。そして。

第５図Ｅに示すように、タイミングパルスＤＴＥＮがハ
イレベルのデータ期間に含まれる５００個のサンプルデ
ータが１２５個ずつのサンプルデータに４分割されると
共に、その両側に斜線で示すようなｎ個（例えば８個）
のサンプルデータが付加された５１６個のサンプルデー
タが各組の一方のメモリバンクに書込まれる０このライ
ンでは、各組の他方のメモリバンクから第５図Ｇに示す
ように、１のデータ伝送レートに変換されたデータ系列
がリードアウトされる。次の第（ｎ＋　１）ラインでは
、リード動作及びライト動作を行なうメモリバンクが入
れ替わる。

第６図及び第７図を参照して直列→並列変換回路５の動
作についてより詳しく説明する。）Σ６図Ａに示す６４
ＭＩ］ｚ（周期：Ｔ）のクロックＣＫＩによりシフトレ
ジスタ６０に入力データが取り込まれ、シフトレジスタ
６０の出力Ｑ１〜Ｑ４は、第６図ＢＫ示すように変化す
る。シフトレジスタ６０の並列出力が供給されるレジス
タに第６図Ｃに示すロードパルスＬＤＩが供給される。

入力ディジタルデータは、１ラインにＳ　ＯＮＳ　１９
９９（７）２０００個のサンプルデータを含んでいる。

最初のサンプルデータＳＯより更に前には、データがな
く、０（１サンプルの全ビットが０〕データがある。

したがって、レジスタの各々の出力データ系列Ｄ１〜Ｄ
４は、第６図ＤＩＣ示すものとなる。このデータ系列Ｄ
１〜Ｄ４の夫々が第６図Ｅに示す１６ＭＨｚ（周期：４
Ｔ）のり田ツクＣＫＩＩによって入力レジスタに取り込
まれ、第６図Ｆに示すように、並列化されたデータ系列
ＤＩｌ〜Ｄ１４゜Ｄ２１〜Ｄ２４が発生する。

ライトアドレスカウンタ５３から第６図Ｇに示すライト
アドレスＷＡ１が発生する。第ｎライン（第５図参照）
では、メモリバンク５１がライト動作を行ない、第６図
に示すライトパルスＷＥ１によって、データ系列ＤＩｌ
〜Ｄ１４の各サンプルデータがメモリバンク５１のメモ
リＭｌｌ〜Ｍ１４の第６図Ｇに示すアドレスに書込まれ
る。したがって。

アドレスの０及びＩＫオーバーラツプ部分の８個のゼロ
データが書込まれる。

上述のライト動作が同様になされ、第７図Ｃに示すよう
に、メモリバンク５１のアドレスが１２６となり、この
アドレスに第７図りに示すライトパルスＷＥＩによりサ
ンプルデータ８４９６，５４９７゜５４９８，８４９９
が書込まれる。第７図Ａは、第６図Ｅと対応するクリッ
クＣＫＩＩを示している。更に、メモリバンク５１のア
ドレスが歩進され、アドレス１２７，１２８の夫々にオ
ーバーラツプ部分０８個のサンプルデータ５５００〜５
５０７が書込まれる。この後は、ライトパルスＷＥＩが
ハイレベルのままとなり、１ラインの残りの期間のデー
タの書込みがなされない。

また、第３図には図示していない１ラインの４分割され
た区間の第２番目の区間のデータな扱うメモリバンクに
は、第７［ｉＵＢに示すライトパルスＷＥ２及び第７図
Ｆに示すライトアドレスＷＡ２が供給される。つまり、
メモリバンク５１のアドレＸ１２５，１２６に夫々書込
まれる８個のサンプルデータ５４９２〜５４９９が他の
メモリバンクのアドレス０．１にオーバーラツプ部分の
データとして書込まれる。図示されてないが、１ライン
の第３番目及び第４番目の分割区間のデータを扱うメモ
リバンクに関しても上述と同様にオーバーラツプ部分の
データが書込まれる。

メモリバンク５１がライト動作を行なっている時に、他
、のメモリバンク５２は、前のラインに書込まれたデー
タをリードアウトするリード動作を行なう。第７図ＧＫ
示す周波Ｗ＆４　Ｍ　’Ｒｚ　（ｍ　Ｗ４　：１６Ｔ）
のり四ツクＣＫ１５がリードアドレスカウンタ５４に供
給され、第７１ｆｆｌＨに示すリードアドレスＲＡＩが
メモリバンク５２のメモリＭ２１〜Ｍ２４に供給される
。したがって、メモリＭ２１〜Ｍ２４の夫々からリード
アウトされ、出力レジスタ７５〜７８に取り込まれるデ
ータは第７１ｆｆｉ　Ｉ　［示すものとなる・このレジ
スタ７５〜７８の内容がシフトレジスタＴ４からの４相
の出力イネーブル信号によって順次出力される。したが
って、出力データ系列ＤＴ１は、第７図Ｊに示すものと
なる。つまり、出力データ系列ＤＴＩは、先頭に００デ
ータが８個付加され９次に、５００個のサンプルデータ
５Ｏ−８４９９が位置し、最後に８個のサンプル７’　
−ｊ　Ｓ　５００〜５５０７が付加されたサンプリング
周波数１６ＭＨｚのものとなる。

出力データ系列ＤＴ２は、先頭に５４９２〜５４９９の
オーバーラツプ部分のデータを持ち、終端に８１０００
〜８１００７のオーバーラツプ部分のデータを持つ５５
００〜５９９９のデータ系列となる。出力データ系列Ｄ
Ｔ３は、５９９２〜５９９９及び８１５００〜１５０７
のオーバーラツプ部分のデータを持つ８１０００〜８１
４９９のデータ系列となる。出力データ系列ＤＴ４は、
８１４９２〜８１４９９及び８個の０かうなるオーバー
ラツプ部分のデータを持つ５ｉｓｏｏ　Ｎ８１９９９の
データ系列となる。

以上のようにして、直列→並列変換回路５によって１前
後にオーバーラツプ部分のデータを夫々持つ４個のデー
タ系列ＤＴＩ〜ＤＴ４を形成することができる。再生側
に設けられた並列→直列変換回路７は、オーバーラツプ
部分が取り除かれたサンプリング周波数６４ＭＩＴｚの
直列データを形成する。

第８図は、並列→直列変換回路７のデータ系列ＤＴＩに
関する部分の構成を示す。１ラインごとにライト動作と
リード動作が入れ替わるメモリバンク８１及び８２が設
けられ、ライトアドレスカウンタ８３及びリードアドレ
スカウンタ８４で形成されたアドレスがマルチプレクサ
８５及び８６によって選択されてメモリバンク８１及び
８２の各メモリに供給される。ＮＡＮＤゲー）８７．８
９及ヒインバータ８８により、ライトパルスＷＥＩＩの
供給が１ラインごとに切り替えられ、メモリバンク８１
及び８２のライト動作及びリード動作の切替がなされる
。

ライトアドレスカウンタ８３には、４Ｍｔｌｚのクロッ
クＣＫ３１が供給され、リードアドレスカウンタ８４に
は、１６ＭｋのクロックＣＫＩＩが供給さ！ れる。ライトパルスＷＢＩＩは、データ系列Ｄ’ｒｌに
含マれるオーバーラツプ部分のデータを除委するよ′５
に発生する。メモリバンク８１及び８２は。

夫々０〜１２５のアドレスを有し、オーバーラツプ部分
のデータを除いたＳＯ〜５４９９の５００個のていない
他のデータ系列ＤＴ２．ＤＴ３　、ＤＴ４の夫々に関す
るメモリは、同様にオーバーラツプ部分のデータを除い
た５００個のサンプルデータを記憶するように、ライト
パルスによりライト動作が制御される◇ 入力データ系ＭＤＴ１は、シフトレジスタ８０により４
個のデータ系列に並列化され、入力レジスタを介してメ
モリバンク８１及び８２に供給される。一方のメモリバ
ンクに前述のように、オーバーランプ部分のデータを除
＜　５００個のサンプルデータが４　Ｍ　Ｈｚのクロッ
クＣＫ３１により書込まれる。次のラインで、このデー
タが１６ＭＨｚのクロックＣＫＩＩにより読出され、出
力レジスタ９１又は９２の一方に取り込まれる。出力レ
ジスタ９１．９２は、ラインパルスＬＮＩＤによって、
１ラインごとに交互にデータを出力することが可能とさ
れる。出力レジスタ９１，９２の両者の出力がワイヤド
ＯＲゲートを介して出力レジスタ９３に供給される。こ
の出力レジスタ９３は、１６ＭＨｚのクロックＣＫＩＩ
によって並列にデータを取り込み、出力イネーブル信号
ＯＴ５によってデータをシフトレジスタ９４に出力する
。

出力イネーブル信号ＯＴ５は、ｌラインのうちの４分割
された区間の最初の区間で出力レジスタ９３の出力を可
能とするものである。シフトレジスタ９４には、１６Ｍ
Ｈｚの四−ドパルスＬＤと６４Ｍ賜のカロ”／　／Ｉρ
Ｖ１パ稚仏（引　廿頂ｔス＋（刺す一４個のサンプルデ
ータがクロックＣＫＩにより。

６４Ｍ１１ｚの直列データとしてルαコンノく一夕８に
出力される。このシフトレジスタ９４の並列入力として
、ワイヤドＯＲでもって、他の分割された区間のデータ
が供給される。

第９図は、並列→直列変換回路７の動作を示すタイムチ
ャートである。第９図Ａは、再生データと同期した水平
同期パルスを示し、第９図Ｂ＆ま。

データ区間でハイレベルとなるタイミングノぐルスＤＴ
ＥＮを示し、第９図ＣはラインノぐルスＬＮＩＤを示す
。ラインパルスＬＮＩＤにより規定されるを処理する４
組のメモリのうちの一方のメモリバンクが第９１ｓＩ　
Ｄに示すように、ライ）動作を行ない、各組の他方のメ
モリバンクが第１ＡＦに示すようにリード動作を行なう
Ｑ 第９ＡＦにおいて斜線で示すようなオーツく−ラップ部
分のデータは、メモリノくンクに（ｌｔ込まれない０ま
た。＠９ＥＮＧに示すように、リードクロックの周波数
がライトクルツクの周波数の４倍とされていることによ
って、−！−に時間軸が圧縮された４ データか読出される。このリードデータが４相の出力イ
ネーブル信号（ＯＴ５など）によって１個の直列データ
系列とされる。

再生回路に設けられたオーバーラツプ付加回路１０の一
例を第１０図に示し、その動作を示すタイムチャートを
第１１図に示す。前段のエラー訂正回路１７，２７．３
７，４７の夫々からのエラー訂正後のサンプリング周波
数１６ＭＨｚの再生データがレジスター０１，１０２，
１０３．１０４に夫々供給される。

オーバーラツプ付加回路１０は、１ラインの４分１１Ｊ
された５００個ずつのサンプルデータをアドレス０〜４
９９に記憶することができる８個のメモリＭ１６．Ｍ１
７．Ｍ３６．Ｍ３７．Ｍ５６．Ｍ５７．Ｍ７６゜Ｍ７７
を有している。これらのメモリＭ１６〜Ｍ７７には、共
通のアドレスカウンター０５で形成されたアドレスＡＤ
５が供給される。４個のメモリＭ１６０Ｍ３６．Ｍ５６
．Ｍ７６には、ＮＡＮＤゲート卸６からのライトパルス
ＷＢ６が供給され、４個のメモリＭ１７□Ｍ３７．Ｍ５
７．Ｍ７７には、ＮＡＮＤゲート１０７からのライトパ
ルスＷＥ７が供給される。

ＮＡＮＤゲート１０６，１０７には、遅延回路１０８を
介された１６ＭＨｚのクロックＣＫＩＩが供給される０ ＮＡＮＤゲート１０６にラインパルスＬＮＩＤが供給さ
れると共に、インバータ１０９により反転されたライン
パルスがＮＡＮＤゲー）１０ｒに供給される。したかつ
−（，４個のメモリＭ１６〜Ｍ７６と４個のメモリＭ１
７〜Ｍ７７とは、ラインごとにライト動作及びリード動
作が入れ替わるものである。

メモリＭｌ　６．　Ｍｌ　７．・・・・Ｍ７６、Ｍ７７
の夫々には。

入力レジスタ１１６，１１７．１３６，１３７゜１５６
．１５７，１７６．１７７が設けられると共に、出力レ
ジスタ１２６，１２７，１４６゜１４７．１６６．１６
７．１８６，１８７が設けられる。

入力レジスタ１１６，１１７にレジスタ１０１の出力デ
ータが供給され、入力レジスタ１３６゜１３７にレジス
タ１０２の出力データが供給され。

入力レジスタ１５６．１５７にレジスタ１０３の出力デ
ータが供給され、入力レジスタ１７６゜１７７にレジス
タ１０４の出力データが供給される。出力レジスタ１２
６，１４６，１６６．１８６には、ラインパルスＬＮＩ
Ｄが出力イネーブル信号として供給され、インバータ１
１０で反転されたラインパルスが出力イネーブル信号と
して出力レジスタ１２７，１４７，１６７．１８７に供
給される。したがって、メモリの各ペアの５ちで、ライ
ト動作を行なっていないメモリからのリードデータが取
り出される。

１１１．１１２，１１３．１１４の夫々は、Ａ。

Ｂ、Ｃで示す３個の入力のうちの１個を選択して出力す
るマルチプレクサを示す０これらのマルチプレクサ１１
１，１１２，１１３，１１４は、共通の制御信号で制御
される。マルチプレクサ１１１〜１１４０入力Ｂには、
１ラインの４分割された区間の各々のデータ（本来のデ
ータンが入力され。

その入力人には、先頭のオーバーラツプ部分のデーラッ
プ部分のデータが入力される。

つまり、出力レジスタ１２６及び１２７の出力がマルチ
プレクサ１１１０入力Ｂ及びマルチプレクサ１１２０入
力Ａに供給され、出力レジスタ１４６及び１４Ｔの出力
がマルチプレクサ１１１０入力Ｃ，マルチプレクサ１１
２０入力Ｂ、マルチプレクサ１１３０入力Ａに供給され
、出力レジスタ１６６及び１６７の出力がマルチプレク
サ１１２０入力Ｃ，マルチプレクサ１１３０入力Ｂ。

マルチプレクサ１１４０入力Ａに供給され、出力レジス
タ１８６及び１８７の出力がマルチプレクサ１１３０入
力Ｃ，マルチプレクサ１１４の入力Ｂに供給されるｏｌ
ラインの最初のデータの先頭にオーバーラツプ部分に相
当するデータを付加すルタメに、マルチプレクサ１１１
の入力ＡＫｏのデータが供給され、１ラインの最後のデ
ータの終端にオーバーラツプ部分に相当するデータを付
加するために、マルチプレクサ１１４の入力Ｃに０′の
データが供給される。

マルチプレクサ１１１の出力データがレジスタ１２１を
介して出力データＤ１２１として取り出さ牡る。マルチ
プレクサ１１２の出力データがレジスタ１２２を介して
出力データＤ１２２として取り出され、マルチプレクサ
１１３の出力データがレジスタ１２３を介して出力デー
タＤ１２３として取す出され、マルチプレクサ１１４の
出力データがレジスタ１２４を介して出力データＤ１２
４として取り出される。これらの出力データＤ１２１〜
Ｄ１２４の夫々が信号処理回路１８．２８．３８゜４８
に供給される。

第１１図人は１周波数１６Ｍｌ１ｌＺ（周期：４Ｔ）の
りｐツクＣＫＩＩを示し、第１１図Ｂは、水平同期信号
を乃くす。第１１図に示すタイムチャートは、ラインパ
ルスＬＮＩＤ　（第１１図Ｃ）がハイレベルのラインの
オーバーラツプ付加回路１０の動作を表わしている。つ
まり、このラインでは、メモリＭ１６ｊＭ３６．Ｍ５６
．Ｍ７６がライト動作を行ない、メモリＭｌ　７．　Ｍ
３７．　Ｍ５７．　Ｍ７７の夫々からデータがリードア
ウトされる。

アドレスカウンタ１０５には、第１１図りに示すロード
パルスＬＤｓが供給されると共に、第１１図Ｅに示すク
リアパルスＣＬ５が供給される。

ａ−ドパルスＬＤ５によって、１ラインの最初のデータ
より８サンプルデータ前のタイミングで。

第１１１ＮＦに示すように、アドレスカウンタ１０５に
より形成されるアドレスＡＤ５が４９２となされる。ま
た、アドレスカウンタ１０５が４９２から歩進してアド
レスＡＤ５が４９９となると、クリアパルスＣＬ５によ
ってクリアされ、０かも歩進する。再びアドレスＡＤ５
が４９９になると、クリアパルスＣＬ５が発生し、アド
レスカウンタ１０５がクリアされ、アドレスＡＤ５がＯ
から再度９歩進する〇 第１１図Ｇに示すように、ＮＡＮＤゲート１０６からメ
モリＭ１６．Ｍ３６．Ｍ５６．Ｍ７６に供給されるライ
トパルスＷＥ６は、アドレスＡＤ５がＯから４９９まで
変化する期間で発生する。このライトパルスＷＥ６１Ｃ
よって、第１１図Ｈに示す入力レジスタ１１６〜１７６
の夫々の出力Ｄ１１６〜Ｄ１７６がメモリＭ１６．Ｍ３
６．Ｍ５６．Ｍ７６に書き込まれる。

このラインでは、メモリＭ１７．Ｍ３７．Ｍ５７゜Ｍ７
７の夫々からアドレスＡＤ５により以前のラインで書込
まれていたデータのリードアウトがなされる。例えばメ
モリＭ１７から、アドレス４９２〜４９９０８個のサン
プルデータ５４９２〜５４９９　□が最初にリードアウ
トされ９次にアドレス０〜４９９０５００個のサンプル
データＳＯ〜５４９９がリードアウトされ、最後に、ア
ドレス０〜７０８個のサンプルデータがリードアウトさ
れる。他のメモリＭ３７．Ｍ５７．Ｍ７７に関しても、
同様のアドレスのデータがリードアウトされる。したが
って、出力レジスタ１２７，１４７，１６７．１８７の
夫々の出力データ］）１２７〜Ｄ１８７は、第１１図工
に示すものとなる。

マルチプレクサ１１１．　１１２．　１１３．１１４は
、第１１１ＮＪに示すように、最初の８サンプルデータ
の区間では、入力Ａを選択し９次の５００サンプルデー
タの区間では、入力Ｂを選択し、最後の８サンプルデー
タの区間では、入力Ｃを選択１１１は、最初に００サン
プルデータを８個選択シ９次にデータＤ１２７の５００
サンプルデータ（８０〜８４９９）を選択し、最後にデ
ータＤ１４７０８個のサンプルデータ（８５００〜８５
０７）を選択する。他のマルチプレクサ１１２，１１３
゜１１４も同様の動作を行ない、これらのマルチプレク
サ１１１〜１１４のレジスタ１２１〜１２４を介された
出力データＤ１２１〜Ｄ１２４は、第１１図Ｋに示すも
のとなる。

この第１１１ＮＫから明かたように、エラー訂正回路１
７．２７．３７．４７からの出力データにオーバーラツ
プ部分のデータが付加される。シタがって９次段の信号
処理回路１８，２８．３８゜４８の夫々において、補間
フィルタによる補間などの処理を支障なく行なうことが
できる。

なお、１画面の分割数Ｎは、入力ディジタルビデオ信号
のサンプリング周波数に応じて、　（Ｎ＝４）以外の任
意の整数とすることができ、この整数Ｎに等しい個数の
信号系統を用意すわば良℃・。また。

λカディジ々ルビデオ信呆が高鮎釧庶ビデオ信・卦でな
い通常のビデオ信号（サンプリング周波数が１６ＭＨｚ
）の場合には、用意されている４個の信号系統の５ちの
ひとつのみを用いるようになされる。更に、カラービデ
オ信号をディジタル化する方法としては、複合カラービ
デオ信号を〜巾変換するコンポジット方式又は輝度信号
及び２個の色差信号の各コンポーネント信号ごとに処理
を行なうコンポーネント方式の何れの方式を用いるよう
にしても良い。

〔発明の効果〕

この発明に依れば、高速論理回路部と低速論理回路部と
の混在が入力段及び出力段のみとなり。

回路構成が簡単化され、ＩＣ基板の製作が容易とできる
。

この発明は、入力ビデオ信号のサンプリング周波数に応
じて分割数Ｎを変え、並列化の数を増減することにより
、（Ｎ＝１）から始まる広い範囲のサンプリング周波数
に対応することができる。

然も１分割された各系列のデータを処理する回路は、全
く同一となり、ＩＣ回路として構成する時のコストの低
減を図ることができる。

【図面の簡単な説明】

第１図はこの発明の一実施例のデータ分割の説明に用い
る路線図、第２図はこの発明の一実施例の全体のブロッ
ク図、第３図は直列→並列変換回路の一例のブロック図
、第４図は直列→並列変換回路に含まれるメモリパンク
の説明に用いる路線図、第５図、第６図及び第７図は直
列→並列変換回路の動作説明に用いるタイムチャート、
第８図は並列→直列変換回路の一例のブロック図、第９
図は並列→直列変換回路の動作説明に用いるタイムチャ
ート、第１０図はオーバーラツプ付加回路の一例のプ四
ツク図、第１１図はオーバーラツプ付加回路の動作説明
に用いるタイムチャートである。 ４　：　Ａ／ｌ）コンバータ、５：直列→並列変換回路
。 ６：磁気テープ、７：並列→直列変換回路、８：Ｄ７．
コンバータ、１０ニオ−バーラップ付加回路。 １４．２４．３４．４４：回転ヘッド、５１゜５２．８
１．８２：メモリパンク、５３．８３ニライトアドレス
カウンタ、５４．８４：リードアドレスカウンタ。 代理人　杉　浦　正　知 第７図 ＨＲＡＩ　３１　３２ −４Ｔ− 箪８　団 Ｃに３１　Ｗヒ１１　ＣＫ１１

Claims (1)

【特許請求の範囲】
1. 境界部において、隣接する所定量のディジタルビデオ信
   号がオーバーラツプするように、１フイールド（又は１
   フレーム）のディジタルビデオ信号の各ラインをＮ個の
   ものに分割し、この分割されたものごとに信号処理を行
   なうことを特徴とするディジタルビデオ信号の並列化処
   理方法。