JPS6023317B2 - 電子時計 - Google Patents

Description

【発明の詳細な説明】 本発明は時刻を刻むために用いられる比較的高い周波数
の信号を発する発振器と、分周回略と、時刻表示装置と
、前記時刻表示を修正するための手動操作可能な２個の
スイッチを備えた電子回路とからなる電子時計に関する
ものである。

その優れた精度にもかかわらず、電子時計は時折、表示
時刻の修正を行わねばならない。

この操作は、機械式時計のメカニズムと類似するものに
よって針が動くアナログ表示の時計ではさほど問題にな
らないが、デジタル表示の時計の場合、非常に困難なも
のとなってくる。実際にアナログ表示の時計では、構造
を簡素にするため通常押しボタンによって操作されるよ
うになっている。それ故、このような時計の表示を疹正
するためには、決められた順序で複数の押しボタンを操
作しなければならない。そして後者の操作は、面倒でか
なり長時間に及ぶことがあり得る。この面頚は時刻表示
の修正だけならば、相当の期間を置いて行えばよいので
辛抱ができる。

しかし、自覚し用のアラームを具備した時計などの場合
、アラーム時刻をセットする度合前記の操作を行わなく
てはならず、その結果なおざりにできない時間を犠牲に
してしまう。そのため、アラームを利用するのをあきら
めてしまうことが多い。本発明の目的は、少なくとも２
個の押しボタンを備える電子時計の少なくとも１個のカ
ウタンの計数値の修正操作を簡素化かつ迅速化すること
である。本発明による電子時計は、独立して作動する第
１及び第２のスィツ升こそれぞれ接続されている第１及
び第２の入力端子と、第１及び第２の出力端子とを持ち
、２つのスイッチがともに開いているときには２つの出
力端子はともに論理状態１にあり、第１のスイッチのみ
が閉じられているときは第１の出力端子は論理状態０、
第２の出力端子は論理状態１にあり、更に第２のスイッ
チを閉じてもこの状態は変わらず、第２のスイッチのみ
が閉じているときは第１の出力端子は論理状態１、第２
の出力端子は論理状態０にあり、更に第１のスイッチを
閉じてもこの状態が変わらない鎖錠回路と、前記第１及
び第２のスイッチにそれぞれ接続されている第１及び第
２の入力端子と、前記鎖綻回路の第１及び第２の出力端
子にそれぞれ接続されている第３及び第４の入力端子と
、第１及び第２の出力端子とを持ち、前記２つのスイッ
チがともに開いているときにはこの２つの出力端子はと
もに論理状態０にあり、いずれか一方のスイッチのみが
閉じられているときは第１の出力端子が論理状態１、第
２の出力端子が論理状態０にあり、２つのスイッチがと
もに閉じているときは第１の出力端子が論理状態０、第
２の出力端子が論理状態１にある論理回路とがあって、
時計の時刻表示を進めるときには第１のスイッチを閉じ
ると第１の速度で、更に第２の速度で進み、時刻表示を
示すときには第２のスイッチを閉じると第２のスイッチ
を閉じると前記第１の速度で、更に第１のスイッチを閉
じると前記第２の速度で戻ることにより時刻表示が修正
できることを特徴としている。

以下、本発明を添付図面に沿って詳しく説明する。

この図面には時刻を刻むために用いられる３がＨｚのよ
うな比較的高い周波数の信号を発する発振器１が示され
ている。

この発振器の共振器は、通常電圧クオーッで構成される
。発振器１からの信号は分周回路２によって分周され、
比較的低くなった周波数の信号はその出力端子２ａに伝
達され、出力端子２ａはオアゲート１６を介して、分、
時等を計数すべき複数個のカウンタ３，１・・・・・・
・・・３，ｎからなる計数回路３に接続される。

計数回路３の出力が時刻表示装置４に供与される。計数
回路３の計数値を修正するための電子回路５は、鎖錠回
路６と論理回路７からなっている。

図示の実施例において、鎖錠回路６は２個のナンドゲー
ト８及び９で構成され、それらの第１の入力端子８ａ，
９ａはスイッチ１０及び１１を介してアダプ夕回路（図
示せず）に接続される。スイッチ１０及び１１は時計の
押しボタンによって作動され、スイッチが開いている時
には８ａ，９ａの入力は論理状態０にあり、閉じている
時には論理状態１になっている。ナンドゲート８，９の
第２の入力端子８ｂと９ｂはナンドゲート９，８の出力
端子９ｃと８ｃにそれぞれ接続される。ナンドゲート８
，９によって構成される回路は、Ｒ−Ｓ（レスト・セッ
ト）メモリー機能を持たない。入力端子８ａ及び９ａは
、スイッチ１０及び１１が開かれている場合、両方とも
論理状態０にあるから、出力端子８ｃ及び９ｃは両方と
も論理状態１にある。この状態のとき、時計の携帯者が
例えばスイッチ１０を閉じると、ゲート８の出力端子８
ｃは論理状態０に移行し、かつスイッチ１０が閉じられ
たままでいる限りその状態に留まる。もしスイッチ１０
が再び開かれると、出力端子８ｃは論理状態１に戻る。
また、このスイッチ１０が閉じられたままでいる限り、
ゲート９の出力端子９ｃはたとえ携帯者がスイッチ１１
を閉じても論理状態１に保持される。スイッチ１１を最
初に閉じた場合は、論理状態０に移行するのは今度はゲ
ート９の出力端子９ｃであり、その後携帯者がスイッチ
１０を閉じてもゲート８の出力端子８ｃは論理状態１に
保持される。

スイッチ１０及び１１が新たに開かれると、論理状態、
０にあった出力端子８ｃ及び９ｃは論理状態１に移行す
る。

それ故、メモリー機能はない訳である。論理回路７はナ
ンドゲート１２及び１３と、アンドゲート１４及びイン
バータ１５からなっている。

ゲート１２の入力端子１２ａ及び１２ｂは、ゲート８と
９の入力端子８ａ及び９ａのようにスィッチ１０及び１
１にそれぞれ接続され、ゲート１３の入力端子１３ａ及
び１３ｂはゲート８と９の出力端子８ｃ及び９ｃにそれ
ぞれ接続される。ゲート１４はゲート１２と１３の出力
端子１２ｃ及び１３ｃにそれぞれ接続される入力端子１
４ａ及び１４ｂを有しており、インバータ１５はゲート
１２の出力端子１２ｃに接続される入力端子１５ａを有
している。スイッチ１０及び１１が開いていると、ゲー
ト１２の出力端子１２ｃは論理状態１にあり、一方ゲー
ト１３の出力端子１３ｃは論理状態０にある。それ故、
ゲート１４の出力端子１４ｃとインバ−夕１５の出力端
子１５ｂは論理状態０にある。この状態のときには、時
計の携帯者がスイッチ１０または１１のいずれかを閉じ
ると、ゲート１２の出力端子１２ｃとインバータ１５の
出力端子１５ｂの論理状態、は変わらないが、ゲート１
３の出力端子１３ｃの論理状態似１になり、従ってゲー
ト１４の出力端子１４ｃは論理状態１に移行する。更に
携帯者がもうひとつの開いているスイッチを閉じると、
ゲート１２の出力端子１２ｃが論理状態０に移行するた
め、ゲート１４の出力端子１４ｃが論理状態０に移行し
、かつィンバータ１５の出力端子１５ｂは論理状態１に
移行する。携帯者がスイッチ１０と１１とを再び開くと
、ゲート１４の出力端子１４ｃとインバータ１５の出力
端子１５ｂは再び論理状態０に移行し、この状態に留ま
る。次に、計数回路３の計数値の修正についてカゥンタ
３，１を取り上げて説明する。

カウンタ３，１は計数の前進と逆進とができるように構
成され、計数方向はその入力端子３，ｌａの論理状態に
よって決定される。すなわち、入力端子３，ｌａの論理
状態が１のときには、計数回路３の計数入力端子３，ｌ
ｂに到達するパルス毎にカゥンタ３，１の計数を１ずつ
増加させ、入力端子３，ｌａの論理状態が０のときは、
計数入力端子３，ｌｂに到達するパルス毎にカウンタ３
，１の計数を１ずつ減少させる。入力端子３，ｌａは、
鎖錠回路の１つの出力端子であるナンドゲート９の出力
端子９ｃに接続され、また鎖錠回路の他の出力端子はナ
ンドゲート８に出力端子８ｃであるが本実施例ではカウ
ン夕には接続されない。

オアゲート１６はその入力端子１６ａが分周回路２の出
力端子２ａに、その出力端子１６ｄが計数入力端子３，
ｌｂにそれぞれ接続される。オァゲート１６の他の入力
端子１６ｂと１６ｃはアンドゲ−ト１７，１８の出力端
子１７ｃと１８ｃにそれぞれ接続され、またアンドゲー
ト１７，１８の第１の入力端子１７ａと１８ａは、論理
回路７の２個の出力端子を形成するゲート１４の出力端
子１４ｃとインバータ１５の出力端子１５ｂにそれぞれ
接続される。アンドゲ−ト１７，１８の第２の入力端子
１７ｂと１８ｂは分周回路２の２個の中間出力端子２ｂ
と２ｃにそれぞれ接続され、これらの中間出力端子から
例えば前者が斑ｚ、後者が３２セのパルス信号が送り出
される。時計の携帯者がスイッチ１０，１１が開いてい
る状態からスイッチ１０のみを閉じた場合、カウンタ３
，１の入力端子３，ｌａは論理状態１に留まるが、ゲー
ト１４の出力端子１４ｃは論理状態１に移行して、分周
回路２の出力端子２ｂより送られるパルスをゲート１７
及び１６を介してカウンタ３，１の計数入力端子３，ｌ
ｂに供与する。従って、カウン夕３，１の計数値は携帯
者がスイッチ１０を閉じたままでいる限り１秒間に２ず
つ増加する。そこでスイッチ１０を依然として閉じ続け
ながらスイッチ１１を閉じると、ゲート１４の出力端子
１４ｃは論理状態０に移行し、かつィンバータ１５の出
力端子１５ｂは論理状態１に移行するため、ゲート１８
及び１６を介してカウンタ３，１の計数入力端子３，ｌ
ｂに供与されるのは分周回路２の中間出力端子２ｃから
送られるパルスとなり、カウンタ３，１の計数値は１秒
間に３２ずつ増加する。また、時計の携帯者がスイッチ
１０，１１が開いている状態からスイッチ１１のみを閉
じると、カゥンタ３，１の計数方向選択の入力端子３，
ｌａの論理状態は０に移行し、カゥンタ３，１の計数値
は１秒間に２ずつ減少し、次にスイッチ１０をも閉じる
と、カリン夕３，１の計数値は１秒間に３２ずつ減少す
る。

前述の回路は、スイス国特許出願第１０７筋／７７号に
制御回路の数例を以つて開示されているように、秒針、
分針及び時計を駆動する二極ステップモータを具備した
時計にも使用可能である。

そのためには本願の計数回路３及び表示回路４を上記引
用出願の駆動回路３とモータ４にそれぞれ置き代え、か
つ出力端子９ｃ（本願）を入力端子３ｃ（引用出願）に
接続すればよい。上記回路の組み合わせによって、時計
の携帯者はスイッチ１０あるいは１１の一方のみを閉じ
ることで一秒間に文字盤の２目盛の割合で、また次に他
のスイッチをも閉じることで一秒間に３２目盛の割合で
時計の秒針を進ませ、あるいは遅らせることができる。
スイッチ１０，１１を、それぞれ押しボタンを押せば閉
じ、離せば開くようにしてお仇よ、本発明による時計の
携帯者は時計の修正を簡単でしかも効果的に行うことが
できる。すなわち、押しボタンの一方のみを押せば表示
時刻を比較的ゆっくりと修正することができ、もし大き
な表示時刻の変更を必要とするならば他方の押しボタン
も押して速く修正することができる。そして時計の表示
時刻が所望する時刻表示に近くなったならば、あとから
押した押しボタンのみを離せばゆっくりと修正すること
もできる。ただ、最初に押す押しボタンが、時計を進め
る場合と遅らせる場合とで異なるが、この操作のために
は、時計の押しボタンに「十Ｊと「一」のような記号を
付して識別するようにしておけばよい。前述の説明にお
けるカウンタ３，１は単に任意的に取り上げたものであ
り、もちろん、時計においてはすべてのカウンタが独立
して修正され得るものでなくてはならない。

これは自覚し時計のアラーム回路のカウンタあるいは時
計に組み込み得る他のいかなる回路のカウンタについて
も同様である。それ故に時計は、説明の便宜上図示しな
いが、疹正すべきカウンタの選択回路を備えなければな
らない。そして、この選択回路のセレク夕は前述の押し
ボタンと同じような押しボタンによって制御される。以
上述べた回路は、本発明の技術思想の範囲内において、
同一の機能を果たすため種々異つて構成され、かつ表示
時刻修正のため用いられるパルス信号の周波数も異り得
ることは論を待たない。

【図面の簡単な説明】

添付の図面は本発明による電子時計の一部をブロックで
示す回路図である。 １・・・・・・発振器、２・・・・・・分周回路、３・
・・・・・計数回路、３，１〜３，ｎ・・・・・・カゥ
ンタ、４・・・・・・時刻表示装置、５・・・・・・電
子回路、６・・・・・・鎖錠回路、７・・・・・・論理
回路、８，９，１２，１３・・・・・・ナンドゲ−ト、
１０，１１……スイッチ、１４，１７，１８……アンド
ゲート、１５……インバー夕、１６……オアゲート。

Claims (1)

1. 【特許請求の範囲】 １ 下記の構成要件からなる電子時計： 時刻を刻むために用いられる比較的高い周波数の信号
   を発する発振器１： 前記発振器１からの信号を受けて
   分周し、比較的低くなつた周波数の信号を送り出す第１
   の出力端子２ａと、時刻表示の修正を第１の速度で行う
   ための信号を送り出す第２の出力端子２ｂと、時刻表示
   の修正を第２の速度で行うための信号を送り出す第３の
   出力端子２ｃとを持つ分周回路２： 独立して作動する
   第１及び第２のスイツチ１０，１１にそれぞれ接続され
   ている第１及び第２の入力端子８ａ，９ａと、第１及び
   第２の出力端子８ｃ，９ｃとを持ち、２つのスイツチ１
   ０，１１がともに開いているときには２つの出力端子８
   ｃ，９ｃはともに論理状態１にあり、第１のスイツチ１
   ０のみが閉じられているときは第１の出力端子８ｃは論
   理状態０、第２の出力端子９ｃは論理状態１にあり、更
   に第２のスイツチ１１を閉じてもこの状態は変わらず、
   第２のスイツチ１１のみが閉じているときには第１の出
   力端子８ｃは論理状態１、第２の出力状態９ｃは論理状
   態０にあり、更に第１のスイツチ１０を閉じてもこの状
   態が変わらない鎖錠回路６： 前記第１及び第２のスイ
   ツチ１０，１１にそれぞれ接続されている第１及び第２
   の入力端子１２ａ．１２ａと、前記鎖錠回路６の第１及
   び第２の出力端子８ｃ，９ｃにそれぞれ接続されている
   第３及び第４の入力端子１３ａ，１３ｂと、第１及び第
   ２の出力端子１４ｃ，１５ｂとを持ち、前記２つのスイ
   ツチ１０，１１がともに開いているときにはこの２つの
   出力端子１４ｃ，１５ｂはともに論理状態０にあり、い
   ずれか一方のスイツチ１０又は１１のみが閉じられてい
   るときは第１の出力端子１４ｃが論理状態１、第２の出
   力端子１５ｂが論理状態０にあり、２つのスイツチ１０
   ，１１がともに閉じているときは第１の出力端子１４ｃ
   が論理状態０、第２の出力端子１５ｂが論理状態１にあ
   る論理回路７： 前記鎖錠回路６の第２の出力端子９ｃ
   に接続された第１の入力端子３，１ａと、第２の入力端
   子３，１ｂとを持ち、前記鎖錠回路６の第２の出力端子
   ９ｃの論理状態が１であるときは、前記論理回路７の２
   つの出力端子１４ｃ，１５ｂの論理状態がともに０なら
   ば第２の入力端子３，１ｂには前記分周回路２の第１の
   出力端子２ａからの信号が供与されて計数が増加し、前
   記論理回路７の第１の出力端子１４ｃの論理状態が１で
   第２の出力端子１５ｂの論理状態が０ならば前記分周回
   路２の第２の出力端子２ｂからの信号が第２の入力端子
   ３，１ｂに供与されて前記第１の速度で計数が増加し、
   論理状態が逆ならば前記分周回路２の第３の出力端子２
   ｃからの信号が第２の入力端子３，１ｂに供与されて前
   記第２の速度で計数が増加し、また前記鎖錠回路６の第
   ２の出力端子９ｃの論理状態が０であるときには、前記
   論理回路７の第１の出力端子１４ｃの論理状態が１で第
   ２の出力端子１５ｂの論理状態が０ならば前記分周回路
   ２の第２の出力端子２ｂからの信号が第２の入力端子３
   ，１ｂに供与されて前記第１の速度で計数が減少し、論
   理状態が逆ならば前記分周回路２の第３の出力端子２ｃ
   からの信号が第２の入力端子３，１ｂに供与されて前記
   第２の速度で計数が減少する計数回路３： 前記計数回
   路３からの出力が供与されて時刻を表示する時刻表示装
   置４。