JPS60180290A - Television receiver - Google Patents
Television receiverInfo
- Publication number
- JPS60180290A JPS60180290A JP3579184A JP3579184A JPS60180290A JP S60180290 A JPS60180290 A JP S60180290A JP 3579184 A JP3579184 A JP 3579184A JP 3579184 A JP3579184 A JP 3579184A JP S60180290 A JPS60180290 A JP S60180290A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- circuit
- frequency
- supplied
- jitters
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Abstract
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、例えばインターレース方式の入力映像信号が
メモリ回路を介されて水平周波数が2倍の信号に変換さ
れ、これが受像管に供給されて水平周波数が2倍とされ
たノンインターレース表示がなされるテレビジョン受像
機に適用して好適なテレビジョン受像機に関する。DETAILED DESCRIPTION OF THE INVENTION Field of Industrial Application The present invention converts, for example, an interlaced input video signal through a memory circuit into a signal with twice the horizontal frequency, which is supplied to a picture tube to increase the horizontal frequency. The present invention relates to a television receiver suitable for application to a television receiver that performs non-interlaced display in which the number of pixels is doubled.
背景技術とその問題点
従来、走査線の粗さを解消するために、水平周波数が2
倍とされたノンインターレース表示がなされるテレビジ
ョン受像機が提案されている。このテレビジョン受像機
においては、例えばインターレース方式の入力映像信号
がメモリ回路を介されて水平周波数が2倍の信号に変換
され、これが受像管に供給される構成とされている。こ
こで、メモリ回路への書き込み及び睨み出しの制御は、
従来、入力映像信号より抜き出されたカラーバースト信
号に同期して形成された書き込み及び読出しクロック信
号に基づいて行なわれている。この場合、入力映像信号
にジッターがない場合は例等間趙はないが、この入力映
像信号が例えばVTR(ビデオテープレコーダ)の再生
信号でジッターを伴なうものである場合には、メモリ回
路からの変換信号にも同様のジッターが生じる不都合が
ある。BACKGROUND TECHNOLOGY AND PROBLEMS Conventionally, in order to eliminate the roughness of scanning lines, the horizontal frequency is
Television receivers have been proposed that display multiplied non-interlaced images. This television receiver is configured such that, for example, an interlaced input video signal is converted into a signal with twice the horizontal frequency via a memory circuit, and this signal is supplied to a picture tube. Here, the control of writing to the memory circuit and directing is as follows:
Conventionally, writing and reading clock signals are generated in synchronization with a color burst signal extracted from an input video signal. In this case, if there is no jitter in the input video signal, there is no problem, but if the input video signal is, for example, a playback signal from a VTR (video tape recorder) with jitter, the memory circuit There is also the disadvantage that similar jitter occurs in the converted signal from the converter.
発明の目的
本発明は斯る点に鑑み、入力映像信号にジツタ−を伴な
うものであっても、メモリ回路を介された映像信号にジ
ッターが生じないようにしたものである。OBJECTS OF THE INVENTION In view of the above, the present invention is designed to prevent jitter from occurring in a video signal passed through a memory circuit even if the input video signal is accompanied by jitter.
発明の概要
本発明は上記目的を達成するため、メモリ回路からの読
み出しは、入力映像信号より分離されかつジッター成分
除去用の周波数選択回路を介された同期信号に同期して
形成された読み出しクロック信号で制御されるものであ
る。SUMMARY OF THE INVENTION In order to achieve the above object, the present invention performs readout from a memory circuit using a readout clock that is separated from an input video signal and formed in synchronization with a synchronization signal that is passed through a frequency selection circuit for removing jitter components. It is controlled by signals.
従って、入力映像信号がジッターを伴うものである場合
も、周波数選択回路を介された同期信号には最早ジッタ
ーはなく、依って、これに同期して形成される読み出し
クロック信号にもジッターはなく、メモリ回路を介され
た映像信号にはジッターは生ぜず良好なものとなる。Therefore, even if the input video signal is accompanied by jitter, the synchronization signal passed through the frequency selection circuit no longer has jitter, and therefore the readout clock signal formed in synchronization with this signal also has no jitter. , the video signal passed through the memory circuit has no jitter and is of good quality.
実施例
以下、第1図を参照しながら本発明の一実施例について
説明しよう。本例は第2図A、Bに示すように水平周波
数が2倍とされたノンインターレース表示がなされるテ
レビジョン受像機に適用された例である。第2図A、B
は簡単のため走査線が5本の場合を示しており、Aは奇
数フィールド、Bは偶数フィールドである。この場合、
同一信号による走査線が2本ずつ連続して形成される。EXAMPLE Hereinafter, an example of the present invention will be described with reference to FIG. In this example, as shown in FIGS. 2A and 2B, the present invention is applied to a television receiver that displays a non-interlaced display in which the horizontal frequency is doubled. Figure 2 A, B
For the sake of simplicity, the case where there are five scanning lines is shown, where A is an odd field and B is an even field. in this case,
Two scanning lines with the same signal are successively formed.
尚第2図A、Bにおいて破線はインターレース表示の場
合を示している。In addition, in FIGS. 2A and 2B, the broken lines indicate the case of interlaced display.
第1図において、(1)はアンテナ端子であり、この端
子(1)には例えばVTRからRF変調信号SRFが供
給される。そして、このRF変調信号SRFはチューナ
(2)に供給され、これより得られる中間周波信号は中
間周波増幅器(3)を介して映像検波回路(4)に供給
され、これよりカラー映像信号Svが得られる。In FIG. 1, (1) is an antenna terminal, and an RF modulation signal SRF is supplied to this terminal (1) from, for example, a VTR. This RF modulation signal SRF is then supplied to the tuner (2), and the intermediate frequency signal obtained from this is supplied to the video detection circuit (4) via the intermediate frequency amplifier (3), from which the color video signal Sv is supplied. can get.
この映像信号SvはA/D変換器(5)でデジタル信号
に変換された後節V色分離回路(6)に供給され、輝度
信号Yと色信号Cとに分離される。色信号Cは色信号処
理回路(7(に供給されて処理され1例えば赤色差信号
R−Y、青色差信号B−Yが得られメモリ回路(8)K
供給される。一方輝度信号Yは、時間調整用の遅延回路
(9)を介してメモリ回路(8)K供給される。This video signal Sv is converted into a digital signal by an A/D converter (5) and supplied to a subsequent V color separation circuit (6), where it is separated into a luminance signal Y and a color signal C. The color signal C is supplied to a color signal processing circuit (7) and processed, for example, a red difference signal R-Y and a blue difference signal B-Y are obtained and sent to a memory circuit (8) K.
Supplied. On the other hand, the luminance signal Y is supplied to the memory circuit (8)K via a delay circuit (9) for time adjustment.
メモリ回路(8)は喪き込みに対して読み出しが2倍の
速度で制御される。そして、このメモリ回路(8)から
は、例えば同一走査線信号が1水平周期で2回連続した
、即ち水平周波数が2倍とされた輝度信号Y、赤色差信
号(R−Y)及び青色差信号(B−Y )が得られる。In the memory circuit (8), reading speed is controlled to be twice as fast as writing speed. Then, from this memory circuit (8), for example, the same scanning line signal is transmitted twice in one horizontal period, that is, a luminance signal Y whose horizontal frequency is doubled, a red difference signal (R-Y), and a blue difference signal. A signal (B-Y) is obtained.
即ち、分離回路(6)から映像信号Svより抜き出され
たカラーバースト信号(周波数fsc )がAPC回路
(IIに供給され、これよりカラーバースト信号に同期
した周波数fscの連続波信号が得られ、これが逓倍器
(IIIK供給される。そして、この逓倍器(IIIよ
り例えば周波数4fscの信号が得られ、これにより〜
Φ変換器(51、分離回路(61が制御されると共に、
この周波数4fscの信号は省き込みクロック信号CL
Kwとしてアドレス指定回路(121に供給される。That is, the color burst signal (frequency fsc) extracted from the video signal Sv from the separation circuit (6) is supplied to the APC circuit (II), from which a continuous wave signal of frequency fsc synchronized with the color burst signal is obtained. This is supplied to the multiplier (IIIK). Then, a signal with a frequency of 4 fsc, for example, is obtained from the multiplier (III), which causes ~
Φ converter (51), separation circuit (61) are controlled,
This signal with a frequency of 4fsc is the omitted clock signal CL.
It is supplied to the addressing circuit (121) as Kw.
そして、このアドレス指定回路(121よりクロック信
号CLKwのタイミングでメモリ回路(8)の省き込み
アドレスが順次指定され、輝度信号Y、色差信号rTl
l−Y)′乃び(R−Y)が夫々婁欠込まれるようにさ
れる。Then, the omitted addresses of the memory circuit (8) are sequentially designated by this address designation circuit (121) at the timing of the clock signal CLKw, and the luminance signal Y and the color difference signal rTl are sequentially designated.
l-Y)' and (RY) are respectively omitted.
一方、電圧制御発振器(131からは周波数8fscの
信号が読み出しクロック信号CLKRとしてアドレス指
定回路(121に供給される。そして、このアドレス指
定回路指定回路0よりクロック信号CLKRのタイミン
グでメモリ回路(8)の読み出しアドレスが順次指定さ
れ、例えば同一走査線信号が士水平周期で2回連続して
読み出されるようにされる。On the other hand, a signal with a frequency of 8fsc is supplied from the voltage controlled oscillator (131) to the addressing circuit (121) as a read clock signal CLKR. The read addresses are sequentially specified so that, for example, the same scanning line signal is read out twice in a row in two horizontal periods.
この場合、発振器a3より得られる周波数8facの信
号は映像信号Svより分離される同期信号に同期するよ
うにされる。つまり、映像検波回路(4)より得られる
映像信号Svは同期分離回路04)に供給され、水平周
波数(fu)の同期信号8syncが分離され、この同
期信号5syncはジッタ′−除去用の周波数選択回路
を構成するPLL回路05)の位相比較器叫に供給され
る。また、(171は電圧制御発振器であり、その出力
は1分周器a&で上分周された後位2
相比較器([6)に供給されて位相比較され、その比較
誤差信号が発振器旺ηに制御信号として供給される。In this case, a signal with a frequency of 8fac obtained from the oscillator a3 is synchronized with a synchronization signal separated from the video signal Sv. That is, the video signal Sv obtained from the video detection circuit (4) is supplied to the synchronization separation circuit 04), where a synchronization signal 8sync of horizontal frequency (fu) is separated, and this synchronization signal 5sync is used to select the frequency for jitter'-removal. The signal is supplied to the phase comparator of the PLL circuit 05) which constitutes the circuit. In addition, (171 is a voltage controlled oscillator, whose output is upper divided by the 1 frequency divider a& and then supplied to the 2nd phase comparator (6) for phase comparison, and the comparison error signal is output from the oscillator output. η as a control signal.
従って、発振器a9からは同期信号5syncに同期し
た周波数2fHの信号が得られ、これが位相比較器al
に供給される。この場合、映像信号Svがジッターを伴
うものであり、従って同期信号5syncがジッターを
伴ったものであっても、PLL回路a51の作用により
発振器unからの周波数2jHの信号は、ジッターが除
去されたものとなる。また、位相比較器a9には、メモ
リ回路(8)の出力側に得られる輝度信号Yより同期分
離回路(2iで分離された周波数2fHの同期信号5s
ync が供給されて位相比較され、その比較誤差信号
がローパスフィルタ(211を介して発振器Q31に制
御信号として供給される。従って、発振器(I3)→ア
ドレス指定回路(121→メモリ回路(8)→同期分前
回路(20)→位相比較器〔9→ロ一パスフイルタc!
11→発振器+1.31というループが形成されると共
に、PI、L回路(内を構成する発振器(171から位
相比較器a!Jに供給される周波数2fHの信号は映像
信号Svより分離された同期信号5syncに同期した
ものであるから、発振器(13)より得られる周波数8
fscの信号は同期信号5syncに同期したものとな
る。尚、同期信号5syncがジッターを伴ったもので
あっても発振器住9からの周波数2fHの信号はジッタ
ーが除去されたものとなるので、発振器(131より得
られる周波数8fscの信号にはジッターはない。Therefore, a signal with a frequency of 2fH synchronized with the synchronization signal 5sync is obtained from the oscillator a9, and this is transmitted to the phase comparator al.
supplied to In this case, even if the video signal Sv is accompanied by jitter and therefore the synchronization signal 5sync is accompanied by jitter, the jitter is removed from the signal of frequency 2jH from the oscillator un by the action of the PLL circuit a51. Become something. The phase comparator a9 also receives a synchronization signal 5s with a frequency of 2fH separated by a synchronization separation circuit (2i) from the luminance signal Y obtained at the output side of the memory circuit (8).
ync is supplied, the phase is compared, and the comparison error signal is supplied as a control signal to the oscillator Q31 via the low-pass filter (211). Therefore, the oscillator (I3)→addressing circuit (121→memory circuit (8)→ Synchronous pre-circuit (20) → Phase comparator [9 → Low-pass filter c!
A loop of 11 → oscillator + 1.31 is formed, and a signal with a frequency of 2fH supplied from the oscillator (171 that constitutes the PI and L circuits) to the phase comparator a!J is a synchronized signal separated from the video signal Sv. Since it is synchronized with the signal 5sync, the frequency 8 obtained from the oscillator (13)
The fsc signal is synchronized with the synchronization signal 5sync. Furthermore, even if the synchronization signal 5sync is accompanied by jitter, the signal with a frequency of 2fH from the oscillator 131 has the jitter removed, so there is no jitter in the signal with a frequency of 8fsc obtained from the oscillator (131). .
上述したようにメモリ回路(8)より得られる輝度D/
A変換器(22+、(23i及びCJ41を介されてア
ナログ信号に変換された後マトリクス回路(ハ)に供給
される。As mentioned above, the luminance D/ obtained from the memory circuit (8)
After being converted into an analog signal via the A converters (22+, (23i) and CJ41), it is supplied to the matrix circuit (c).
そして、このマトリクス回路(25)より夫々水平周波
B′が得られ、夫々ドライブ回路(ハ)を介して受像管
(2力の対応するカソードKR、KG及びKBに供給さ
れる。Horizontal frequency waves B' are obtained from the matrix circuit (25) and supplied to the corresponding cathodes KR, KG and KB of the picture tube (two forces) via the respective drive circuits (c).
また第1図において、同期分離回路−で輝度信号Yより
分離された周波数2fHの同期信号5syncは位相比
較器(ハ)に供給される。また、(ハ)は水平発振器で
あり、これからの周波数2fHの信号は水平偏向走査団
に供給され、これからの偏向信号は偏向コイルGυに供
給されると共に位相比較器儲に供給される。そして、そ
の比較誤差信号は発振器(21に制御信号として供給さ
れる。従って、受像管(27)では同期信号5sync
’に同期して通常の2倍速の水平偏向走査が行なわれ
る。Further, in FIG. 1, a synchronization signal 5sync with a frequency of 2fH separated from the luminance signal Y by the synchronization separation circuit is supplied to a phase comparator (c). Further, (c) is a horizontal oscillator, from which a signal with a frequency of 2fH is supplied to a horizontal deflection scanning group, and a deflection signal from this is supplied to a deflection coil Gυ and also to a phase comparator. The comparison error signal is then supplied to the oscillator (21) as a control signal. Therefore, the picture tube (27) uses the synchronizing signal 5sync.
In synchronization with ', horizontal deflection scanning is performed at twice the normal speed.
尚、図示せずも垂直偏向走査は通常通りに行なわれる。Incidentally, although not shown, vertical deflection scanning is performed as usual.
本例は以上のように構成され、受像管シηには水平周波
数が2倍とされた赤、緑及び青色信号R1G′及びB′
が供給されると共に通常の2倍速の水平偏向走査が行な
われるので、受像管(27)には第2図A、Bの実線に
示すように水平周波数が2倍とされたノンインターレー
ス表示がなされる。This example is constructed as described above, and the picture tube screen η receives red, green, and blue signals R1G' and B' whose horizontal frequencies are doubled.
is supplied and horizontal deflection scanning is performed at twice the normal speed, so that a non-interlaced display with twice the horizontal frequency is displayed on the picture tube (27) as shown by the solid lines in Figure 2 A and B. Ru.
斯る本例によれば、映像信号Svがジッターを伴うもの
で、従って同期信号8syncにジッターを伴うもので
あっても、PLL回路(151の働きにより、その発振
器(171より位相比較器(11に供給される信号には
ジッターは生じない。従って、発振器u3より得られる
読み出しクロック信号CLKRは同期信号5syncに
同期し、かつジッターのないものとなる。According to this example, even if the video signal Sv is accompanied by jitter and therefore the synchronization signal 8sync is accompanied by jitter, the phase comparator (11 Therefore, the read clock signal CLKR obtained from the oscillator u3 is synchronized with the synchronization signal 5sync and has no jitter.
故に、映像信号Svがジッターを伴うものであっても、
メモリ回路(8)より得られる輝度信号Y′、色差信号
(R−Y)、(B−Y)にはジッターは生ぜず良好なも
のとなる。Therefore, even if the video signal Sv is accompanied by jitter,
The luminance signal Y', color difference signals (RY), and (B-Y) obtained from the memory circuit (8) have no jitter and are good.
尚、上述実施例においてはジッター除去用の周波数選択
回路としてPLL回路(151が使用されたものである
が、これに限られない。要はジッター成分が除去できる
ものであればよい。また、上述実施例においては水平周
波数が2倍とされたノンインターレース表示がなされる
テレビジョン受像機に適用したものであるが、本発明は
入力映像信号がメモリ回路を介されて受像管に供給され
るようになされたテレビジョン受像機に同様に適用する
ことができる。In the above embodiment, a PLL circuit (151) is used as a frequency selection circuit for removing jitter, but the circuit is not limited to this. In short, any circuit that can remove jitter components may be used. In the embodiment, the invention is applied to a television receiver that displays non-interlaced display with twice the horizontal frequency, but the present invention is applicable to a television receiver in which an input video signal is supplied to a picture tube via a memory circuit. It can be similarly applied to television receivers.
発明の効果
以上述べた実施例からも明らかなように本発明によれば
、入力映像信号がジッターを伴うものである場合も、読
み出しクロック信号にはジッターはなく、従ってメモリ
回路を介された映像信号にはジッターは生ぜず良好なも
のとなる。Effects of the Invention As is clear from the embodiments described above, according to the present invention, even if the input video signal is accompanied by jitter, there is no jitter in the read clock signal, and therefore the video transmitted through the memory circuit is The signal will be good with no jitter.
第1図は本発明の一実施例を示す構成図、鎖2図はその
説明のための図である。
(4)は映像検波回路、(6)は輝V色分離回路、(8
)はメモリ回路、001ハAPC回路、(Ill ハ逓
倍器、(121ハアドレス指定回路、α3は電圧制御発
振器、Q41及び(201は夫々同期分離回路、(15
1はPLL回路、a9は位相比較器、(27)は受像管
である。FIG. 1 is a block diagram showing one embodiment of the present invention, and FIG. 2 is a diagram for explaining the same. (4) is a video detection circuit, (6) is a bright V color separation circuit, (8
) is a memory circuit, 001 is an APC circuit, (Ill is a multiplier, (121 is an addressing circuit, α3 is a voltage controlled oscillator, Q41 and (201 are respectively synchronous separation circuits, (15
1 is a PLL circuit, a9 is a phase comparator, and (27) is a picture tube.
Claims (1)
るようになされたテレビジョン受像機において、上記メ
モリ回路への書き込みは上記映像信号より抜き出された
カラーバースト信号に同期しそ形成された書き込みクロ
ック信号で制御されると共に、上記メモリ回路からの読
み出しは上記映像信号より分離されかつジッター成分除
去用の周波数選択回路を介された同期信号に同期して形
成された読み出しクロック信号で制御されることを特徴
とするテレビジョン受像機。In a television receiver in which an input video signal is supplied to a picture tube via a memory circuit, writing to the memory circuit is formed in synchronization with a color burst signal extracted from the video signal. In addition to being controlled by a write clock signal, reading from the memory circuit is controlled by a read clock signal that is separated from the video signal and is formed in synchronization with a synchronization signal that is passed through a frequency selection circuit for removing jitter components. A television receiver characterized by:
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3579184A JPS60180290A (en) | 1984-02-27 | 1984-02-27 | Television receiver |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3579184A JPS60180290A (en) | 1984-02-27 | 1984-02-27 | Television receiver |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS60180290A true JPS60180290A (en) | 1985-09-14 |
Family
ID=12451736
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3579184A Pending JPS60180290A (en) | 1984-02-27 | 1984-02-27 | Television receiver |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS60180290A (en) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6390389U (en) * | 1986-12-01 | 1988-06-11 | ||
JPS63166388A (en) * | 1986-12-26 | 1988-07-09 | Sony Corp | Video signal processing unit |
-
1984
- 1984-02-27 JP JP3579184A patent/JPS60180290A/en active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6390389U (en) * | 1986-12-01 | 1988-06-11 | ||
JPS63166388A (en) * | 1986-12-26 | 1988-07-09 | Sony Corp | Video signal processing unit |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US4364090A (en) | Method for a compatible increase in resolution in television systems | |
US5208660A (en) | Television display apparatus having picture-in-picture display function and the method of operating the same | |
US4249198A (en) | Phase locking system for television signals | |
JP2696695B2 (en) | Video signal processing system | |
JP2607020B2 (en) | Automatic conversion device for TV mode | |
US4573080A (en) | Progressive scan television receiver with adaptive memory addressing | |
JP2502829B2 (en) | Image display device | |
US4651209A (en) | Television display system with increased field frequency | |
JP2997884B2 (en) | Television signal processing system | |
US5896177A (en) | Device for controlling an aspect ratio in tv-monitor integrated wide screen receiver | |
US4722007A (en) | TV receiver having zoom processing apparatus | |
JP2611756B2 (en) | Progressive scanning television | |
JPS6023556B2 (en) | Color video signal dropout compensation device | |
CA1240388A (en) | Digital scan converter | |
US4870490A (en) | Television receiver | |
JPS60180290A (en) | Television receiver | |
JP2865665B2 (en) | Television receiver | |
JP2737149B2 (en) | Image storage device | |
JP2681996B2 (en) | Image processing device | |
JP2525431B2 (en) | RGB multi-terminal input type progressive scan conversion television receiver | |
JP3019310B2 (en) | Automatic frequency control circuit | |
JP3136322B2 (en) | Color video signal generation circuit | |
JP3112078B2 (en) | Image storage device | |
JP2967727B2 (en) | Image display control circuit | |
JP2699305B2 (en) | n-speed scanning television receiver |