JPS60179983A - Multi-address writing random access memory - Google Patents

Multi-address writing random access memory

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JPS60179983A
JPS60179983A JP59033361A JP3336184A JPS60179983A JP S60179983 A JPS60179983 A JP S60179983A JP 59033361 A JP59033361 A JP 59033361A JP 3336184 A JP3336184 A JP 3336184A JP S60179983 A JPS60179983 A JP S60179983A
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JP
Japan
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address
write command
addresses
command signal
random access
Prior art date
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Application number
JP59033361A
Other languages
Japanese (ja)
Inventor
Yasuo Ito
泰雄 伊藤
Yoshiji Furuya
古屋 宣二
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NEC Corp
Original Assignee
NEC Corp
Nippon Electric Co Ltd
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Publication date
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Publication of JPS60179983A publication Critical patent/JPS60179983A/en
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    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C8/00Arrangements for selecting an address in a digital store
    • G11C8/12Group selection circuits, e.g. for memory block selection, chip selection, array selection

Abstract

PURPOSE:To write simultaneously the same data to plural addresses by adding a multi-address writing command line and a gate circuit to an address line group and designating plural addresses at a time. CONSTITUTION:A multi-address writing command line PA is set at ''1'' and at the same time the address information inputs C-A of an address decoding part 1 is set at ''000''. Thus only an address line output (a) is set at ''1'' and outputs of OR gates 3-1-3-8 are all set at ''1''. This means that all addresses of a memory cell group 2 are designated. Under such conditions, a writing pulse is applied to a writing command terminal. Then the given data is written to all addresses. Then the line PA is set at ''1'' with the inputs C-A set at ''100'' respectively. Thus only an address line output (e) is set at ''1''. Then outputs of gates 3-1-3-4 are set at ''0'' with outputs of gates 3-5-3-8 set at ''1'' respectively. Then inputs C-A are set ''110'' and only an address line output (g) is set at ''1'', and outputs of gates 3-1-3-6 are set at ''0'' with outputs of gates 3-7 and 3-8 set at ''1'' respectively.

Description

【発明の詳細な説明】 〔発明の属する技術分野〕 本発明はランダムアクセスメモリ(以下、 RAM表呼
ぶ)に関する。
DETAILED DESCRIPTION OF THE INVENTION [Technical field to which the invention pertains] The present invention relates to a random access memory (hereinafter referred to as a RAM table).

〔従来技術〕[Prior art]

近年に於けるRAMの用途はコンピュータ分野。 In recent years, RAM has been used in the computer field.

通信分野等広範囲にわたっている。例えば、コンピュー
タ分野に於けるRAMは、 RAMのある番地のメモリ
セルが単なるスクラッチバンドレジスタとして用いられ
ることもあれば、また一群の数値の組に対し何らかの演
算を行いそれらの演算結果を格納するメモリ群として用
いられたりもする。他方2通信分野に於けるRAMは1
例えば時分割多重PCM信号を対象として行われるPC
M交換においヒ、タイムスロット番号に割り当てられて
いるPCM信号のチャンネル番号系列f:RAMを仲介
としてその入出力で異った系列を与えるように用いられ
ている。また、伝送装置等では伝送のだめの処理手続き
後に於けるフレームメモリ化りに用いられたりもしてい
る。更に、単“純なシフトレノスタとして用いられる場
合もある。
Covers a wide range of fields including communications. For example, in the computer field, RAM is such that a memory cell at a certain address in the RAM is sometimes used as a mere scratch band register, and other times it is used as a memory that performs some operations on a set of numerical values and stores the results of those operations. Sometimes used as a group. On the other hand, RAM in the communication field is 1
For example, PC performed on time division multiplexed PCM signals
In the M exchange, the channel number sequence f of the PCM signal assigned to the time slot number is used to provide different sequences at its input and output using RAM as an intermediary. In addition, in transmission equipment, etc., it is used as a frame memory after the processing procedure for transmitting data. Furthermore, it may also be used as a simple shift lever.

以上に挙げたRAMの一般的利用方法を以下に説明する
A general method of using the RAM mentioned above will be explained below.

KX2°個のメモリセルを有するRAMについて言えば
、nビットの情報で構成されるアドレス端子によって指
定される番地のに個のメモリセルににビットを1ワード
とする入力データを書込み、また前記アドレス端子で指
定される番地のメモリセル内に書込まれている1ワーr
Kビツトのデータを読み出せるように構成されている。
Regarding a RAM having KX2 memory cells, input data consisting of 1 word of bits is written to 2 memory cells at an address specified by an address terminal consisting of n bits of information, and 1 word r written in the memory cell at the address specified by the terminal
It is configured to be able to read K-bit data.

以上のように構成されているRAMへの書込み操作は、
書込むべきデ7夕とそのデータを書込みたいとするアド
レスとをRAMの各端子に固定化し、書込み指令端子に
書込みパルスを与えるという方法にて行われている。他
方、 RAMからの読出し操作は、読出したいとするア
ト8レスをアドンス☆;11;子に供給し、との結果R
AMの出力端子に出力されているそのアドレスのデータ
をRAMの外部に配置しているレノスタに書込むことに
よって行われている。
The write operation to the RAM configured as above is as follows.
This is done by fixing the data to be written and the address at which the data is to be written to each terminal of the RAM, and applying a write pulse to the write command terminal. On the other hand, for a read operation from RAM, the address to be read is supplied to the address ☆;11; child, and the result is R.
This is done by writing the data at the address that is output to the output terminal of the AM into a renostar located outside the RAM.

ところで、RAM’i用いたディノタルシステムで同報
伝送を行わなければならない場合があり、この場合には
、 RAMに対し回報書込み機能が要請される。回報書
込み機能が要請される一つの例を以下に述べる。出力端
末としてディスプレイ装置を有するコンピュータ7ステ
ムでは、ディスプレイ装置の画面に表示させるべき文字
及び図形データは、ビデオRAMと称されるメモリ内に
格納されているデータより与えられる。このビデオRA
Mのアドレスはブイスジレイ画面を細かく分割して得ら
れる画素に一対一に対応付けられている。
By the way, there are cases where it is necessary to perform broadcast transmission in the Dinotal system using RAM'i, and in this case, the RAM is required to have a broadcast writing function. An example where the circular writing function is required will be described below. In a computer system having a display device as an output terminal, character and graphic data to be displayed on the screen of the display device is provided from data stored in a memory called a video RAM. This video RA
The addresses of M are in one-to-one correspondence with the pixels obtained by dividing the bus display screen into small pieces.

この例に於いて、コンピュータ内部の処理系を送信部と
し、ディスプレイ装置を受信部とみなすと、ビデオRA
Mは画素数の線路を有する伝送路とみなすことができる
。ここでディスプレイ画面を全゛画素について同じ文字
でうめつくすこと、或いは画面をクリアすることを考え
ると、これはビデオRAMの全アドレスに同じデータを
書込むという回報書込みを実施することとなる。
In this example, if we consider the processing system inside the computer to be the transmitter and the display device to be the receiver, the video RA
M can be regarded as a transmission line having lines as many as pixels. If we consider filling the display screen with the same characters for all pixels or clearing the screen, this means writing the same data to all addresses in the video RAM.

RAMK対し回報書込みを実施しなければならないとい
う例は、上に挙げたビデオRAMばかりでなくいろいろ
な分野でいくらも考えられる。また回報書込みアドレス
は全アドレスにわたるとは限らない。例えばRAMのア
ドレス情報のMS B (Mo s tSignifi
cant Bit)の符号0/1で大きく2つの領域に
分けると、 MSBを除いた残シのアドレス情報で指定
されるアドレスは、そのRAMについて2ケ所存在する
こととなシ、この2ケ所のアドレスに同じデータを書込
みたいとする場合もある。
There are many examples in which it is necessary to perform circular writing to RAMK, not only in the video RAM mentioned above, but also in various fields. Further, the circular writing address does not necessarily cover all addresses. For example, RAM address information MSB (Most Significant)
cant Bit) code 0/1, the address specified by the remaining address information excluding the MSB exists in two locations for that RAM, and the addresses in these two locations are In some cases, you may want to write the same data to

従来のRAMを用いて同一のデータをm個のアドレスに
書込もうとする回報書込みを実施するためには、 RA
Mの入力データ端子へのデータは固定化し、アドレス端
子へはm個のアドレス情報を順次に与え、これに同期し
て書込み指令端子に書込みノソルスをm回与えるという
操作を踏まなければならない。この方法では、アドレス
へのアクセスサイクル時間のm倍の時間を経て回報書込
みが終了することとなり、!iた書込むべきデータはこ
の時間保持しておかなければならないという欠点がある
In order to perform a circular write in which the same data is written to m addresses using a conventional RAM, RA is required.
The data to the M input data terminals must be fixed, m pieces of address information must be sequentially given to the address terminals, and in synchronization with this, a write command must be given m times to the write command terminal. In this method, the circular writing ends after a time m times the access cycle time to the address, and! The disadvantage is that the data to be written must be held for this period of time.

〔発明の目的〕[Purpose of the invention]

本発明の目的は、 RAMに対し同報書込みが必要な場
合、複数回アドレス指定することなくまた複数回書込み
・やルスを与えることなく指定する複数個のアドレスに
同一データを一度に書込むことのできる回報書込みRA
Mを提供することにある。
The purpose of the present invention is to write the same data to multiple specified addresses at once without specifying addresses multiple times and without giving multiple writes or delays when simultaneous writing to RAM is required. Circular writing RA that can be done
The goal is to provide M.

〔発明の構成〕[Structure of the invention]

前記目的を達成するために本発明による回報書込みRA
Mは、第一の例として2n(nは任意の整数)個のアド
レスを有するRAMに於いて、n個のアドレス入力端子
で指定する複数のアドレスに同一データを一度に書込む
か否かを指示する回報書込み指令信号入力手段を備え、
n個のアドレス入力信号の復号部から個々のメモリセル
に送られている2n本のアドレス線の各々にオアゲート
回路を挿入配置し1.前記2n本の任意の1本のアドレ
ス線の出力と前記同報書込み指令信号とを入力とするア
ンドゲート回路を少なくとも1つ設け、該アンドゲート
回路の出力を所望する複数の前記オアゲート回路に分配
供給し、前記回報書込み指令信号によシ所望のアドレス
線を有意とすることによシ所望の複数アドレス指定を行
い、且つ前記回報書込み指令信号で該RAM内の全メモ
リセル出力に配置されているメモリセル出力制御回路を
禁止するように構成している。
In order to achieve the above object, a circular writing RA according to the present invention
As a first example, M determines whether or not to write the same data to multiple addresses specified by n address input terminals at once in a RAM having 2n (n is any integer) addresses. It is equipped with means for inputting a circular writing command signal for instructing,
1. An OR gate circuit is inserted into each of 2n address lines sent from a decoding section for n address input signals to individual memory cells.1. At least one AND gate circuit is provided which inputs the output of any one of the 2n address lines and the broadcast write command signal, and the output of the AND gate circuit is distributed to the desired plurality of OR gate circuits. A plurality of desired addresses are specified by supplying a signal and making a desired address line significant according to the circular write command signal, and a signal is assigned to all memory cell outputs in the RAM by the circular write command signal. The memory cell output control circuit is configured to be prohibited.

また、第二の例としては、n個のアドレス入力信号を復
号して2n個のアドレス信号を発生するアドレス復号部
における前記n個のアドレス入力化i し、前記回報書込み指令信号を前記オアゲート回路に分
配供給して該回報書込み指令信号で前記2n本のすべて
のアドレス信号を肩章とすることにより全アドレスの指
定を行い、且つ前記回報書込み指令信号で該RAM内の
全メモリセル出力に配置されているメモリセル出力制御
回路を禁止するように構成している。
Further, as a second example, the n addresses are input into an address decoding section that decodes n address input signals to generate 2n address signals, and the circular write command signal is input to the OR gate circuit. All addresses are specified by distributing and supplying all the 2n address signals as epaulettes with the circular write command signal, and all addresses are allocated to all memory cell outputs in the RAM with the circular write command signal. The memory cell output control circuit is configured to inhibit the memory cell output control circuit that is in use.

更に、この第二の例の応用例としてクリア機能付ランダ
ムアクセスメモリは、前記第二の例の構成要素の他に、
該RAMへのデータ入力信号線にアンドゲート回路を挿
入配置し、該アンドゲ−ト回路に前記回報書込み指令信
号を反転させた信号を分配供給することにより前記デー
タ入力信号の符号にかかわらず全ソモリセルにはクリア
状態に対応するデータパ0″′を送るようにし、且つ書
込み指令信号と前記回報書込み指令信号を別のオアゲー
ト回路に入力し、該オアゲート回路の出力を前記メモリ
セルへの書込み信号となるように構成している。
Furthermore, as an application example of this second example, a random access memory with a clear function includes, in addition to the components of the second example,
By inserting and arranging an AND gate circuit in the data input signal line to the RAM, and distributing and supplying a signal obtained by inverting the circular write command signal to the AND gate circuit, all the memory cells can be connected regardless of the sign of the data input signal. The data signal 0"' corresponding to the clear state is sent, and the write command signal and the circular write command signal are input to another OR gate circuit, and the output of the OR gate circuit becomes the write signal to the memory cell. It is configured as follows.

上記構成による回報書込みRAMは従来のRAMの構成
に簡単なダート回路の追加のみで従来通りのRAM機能
の上に回報書込みを特徴とする特徴を有する。
The circular message writing RAM having the above structure has the feature that it can perform circular message writing in addition to the conventional RAM function by simply adding a simple dart circuit to the conventional RAM structure.

次に本発明について図面を参照して詳細に説明する。Next, the present invention will be explained in detail with reference to the drawings.

〔従来例〕[Conventional example]

第1図は従来のRAM回路の一実施例を示している。同
図はTEXAS INSTRUMENTS社発行のr 
TheTTL Data Book for Desi
gn Engineers Fir8t Editio
n J中 帝の4ビツトX16ワードRAM 5N7489を引用
している。このRAM回路はアドレス復号部1とメモリ
セル群2に分けることができ、これらは16本の空間分
割線で接続されていZ016本の空間分割線は、アドレ
ス復号部1の16通りの状態を示すことのできる4ピツ
トのアドレス情報人力A、B。
FIG. 1 shows an embodiment of a conventional RAM circuit. The figure is published by TEXAS INSTRUMENTS.
TheTTL Data Book for Desi
gn Engineers First Edition
n J Chutei's 4-bit x 16-word RAM 5N7489 is cited. This RAM circuit can be divided into an address decoding section 1 and a memory cell group 2, which are connected by 16 space dividing lines.Z016 space dividing lines indicate 16 states of the address decoding section 1. 4-pit address information human power A, B that can be used.

C,Dを入力として16通りの個々のパターンのために
配置されているA?ターン検出器群01〜G16の出力
である。このRAM回路では入力アト。
A? arranged for 16 individual patterns with C and D as inputs? These are the outputs of turn detector groups 01 to G16. In this RAM circuit, the input is at.

レス門報の4ビツト/クタンで定まる一つのノリン検出
器出力しか有意とならず、この出力が直ちに16ワード
のメモリセル群のうちの一つを指定、するように結線さ
れている。このため指定する複数個のアドレスに同一デ
ータを一度に書込むという回報書込みは不可能となって
いる。
Only one Norlin detector output, determined by 4 bits/quantan of response signals, is significant, and this output is wired so as to immediately designate one of the 16 word memory cell groups. For this reason, it is impossible to perform circular writing in which the same data is written to multiple specified addresses at once.

〔発明の実施例〕[Embodiments of the invention]

第2図は本発明の一実施例を示している。第1図では4
ビツト×16ワ一ドRAMを引用したが。
FIG. 2 shows an embodiment of the invention. In Figure 1, 4
I cited a bit x 16 word RAM.

以下の各図に於いては説明の簡単化のため8ワード(8
アドレス)のRAMを用いて順次に説明していく。なお
1本発明が対象とするRAMのアドレス数は16や8に
限定するものでなく、よシ一般的に2” (nは任意の
整数)で示される数に適用されることは言うまでもない
。第2図では第1図に示した従来のRAM回路のアドレ
ス復号部1とメモリセル群2をブラックがックスで表わ
し、これらの間に複数アドレス発生制御回路3を配置し
ている。
In each figure below, 8 words (8 words) are used to simplify the explanation.
The explanation will be given sequentially using the RAM (address). It goes without saying that the number of RAM addresses to which the present invention is applied is not limited to 16 or 8, but is generally applied to a number represented by 2'' (n is any integer). In FIG. 2, the address decoding section 1 and memory cell group 2 of the conventional RAM circuit shown in FIG. 1 are represented by black boxes, and a plural address generation control circuit 3 is arranged between them.

複数アドレス発生制御回路3は、3ビツトのアドレス情
報入力C,13,Aを復号するアドレス復号部1の8本
のアドレス線出力a + b + e + d r e
 r f + g +hと複数のアドレスにわたって回
報書込みを行うか否かの状態を指示する回報書込み指令
線PAを入力とし、メモリセル群20個々のアドレスを
指定するための8本のアドレス線P、Q、R,S。
The multiple address generation control circuit 3 decodes the 8 address line outputs a+b+e+dre of the address decoding section 1 that decodes the 3-bit address information inputs C, 13, and A.
r f + g + h and a circular write command line PA that instructs whether or not to perform circular writing over a plurality of addresses, and eight address lines P for specifying individual addresses of the memory cell group 20; Q, R, S.

T、U、V、Wを出力している。アドレス復号部1の入
力C,B、Aに対する出力a + b + Cr dT
e、f、g、hの真理値を表1に示す。
Outputs T, U, V, and W. Output a + b + Cr dT for inputs C, B, and A of address decoding unit 1
Table 1 shows the truth values of e, f, g, and h.

表 1 (UNアドレス発生制御回路3の8本の出力には各々オ
アゲート3−1〜3−8が配置されている。
Table 1 (OR gates 3-1 to 3-8 are arranged at each of the eight outputs of the UN address generation control circuit 3.

アドレス復号部lの出力a+b+c+d+eLf+g+
hはそれぞれ、これらのオアゲートを経由してメモリセ
ル群2に伝送される。オアゲート3−2〜3−8には、
アドレス復号部1の出力aと同報書込み指令線PAの信
号とを入力とするアンドグー)3−9の出力が接続され
ている。また、オアゲート3−6〜3−8には、アドレ
ス復号部1の出力eと指令線PAの信号とを入力するア
ンドケ゛−ト3−10の出力が接続されている。更に、
オアダート3−8には、アドレス復号部1の出力りと指
令線PAの信号を入力するアンドケ゛−ト3−11の出
力が接続されている。アンドケゝ−ト3−9〜3−11
は回報書込み指令線PAが°′1″のときのみ有効化し
、このとき出力aが°1″の場合にはアンドグ9−1−
3−9からII I Itが出力され、また出力eが“
′l”の場合にはアンドグ”−) 3−10から、また
出力gがIt 1 #の場合にはアンドグー) 3−1
1からそれぞれII 1″′が出力される0以上に説明
した複数アドレス発生制御回路3の動作は以下のように
示される。今2回報書込み指令線PAに対し2回報書込
みを行わない、すなわち「通常RAM動作」をIt O
Itに、また同報書込みを行う、すなわち「回報書込み
RAM動作」を°′1″にそれぞれ対応付けるものとす
る。指令線FAをパ0”にするとアン−ゲート・3−9
〜3−11の出力は′°0”であり、オアゲート3−1
〜3−8はすべてアドレス復号部1の出力apb+cH
d+e Hf p g + hに対し単なる伝送回路と
なる。これはアドレス線出力1とメモリセル群2とを直
結していることと等価となり、この状態は通常RAM動
作に他ならない。
Output a+b+c+d+eLf+g+ of address decoding section l
h is transmitted to the memory cell group 2 via these OR gates. Or Gate 3-2 to 3-8 have
The output of ANDGOO) 3-9 is connected to which the output a of the address decoding section 1 and the signal of the broadcast write command line PA are input. Further, the output of an AND gate 3-10, which inputs the output e of the address decoding section 1 and the signal of the command line PA, is connected to the OR gates 3-6 to 3-8. Furthermore,
The output of the address decoder 1 and the output of the AND gate 3-11, which inputs the signal of the command line PA, are connected to the OR dart 3-8. And Kate 3-9 to 3-11
is enabled only when the circular write command line PA is °'1", and at this time, if the output a is °1", the ANDG 9-1-
II I It is output from 3-9, and the output e is “
If the output g is It 1 #, then the output is "andog"-) from 3-10.
The operation of the multi-address generation control circuit 3 described above is shown as follows.The operation of the multiple address generation control circuit 3 described above is as follows. "Normal RAM operation"
It is assumed that broadcast writing is performed, that is, "circular report writing RAM operation" is associated with °'1". When the command line FA is set to P0", the ungate 3-9
The output of ~3-11 is '°0'', and the OR gate 3-1
~3-8 are all output apb+cH of address decoder 1
It becomes a simple transmission circuit for d+e Hf p g + h. This is equivalent to directly connecting address line output 1 and memory cell group 2, and this state is nothing but normal RAM operation.

次に回報書込み指令線PAをパ1″′にし、且63ビッ
トのアドレス情報人力c 、 B 、 A’、(”00
0″″にするとアドレス線出力aのみがIt I IT
となり。
Next, set the circular write command line PA to 1"', and write the 63-bit address information c, B, A', ("00
When set to 0'', only address line output a is It I IT
Next door.

オアF’−ト3−1〜3−8の出力のすべてが°゛1″
となる。これはメモリセル群2のすべてのアドレスを指
定していることとなる。この状態で書込み指令端子(図
示省略)に書込みパルスを与えると。
All of the outputs of OR F'-to 3-1 to 3-8 are °゛1''
becomes. This means that all addresses of memory cell group 2 are specified. In this state, if a write pulse is applied to the write command terminal (not shown).

入カデータ;、:tA子(図示省略)に与えられている
データが全アドレスに書込まれることとなり、同一デー
タの全アドレスへの同報書込みが達成もれる。
The data given to the input data ;, :tA children (not shown) will be written to all addresses, making it possible to simultaneously write the same data to all addresses.

以上の全アドレスへの督込みの態様を第6図(a)の如
くに示しておく。
The manner in which the above-mentioned commands are sent to all addresses is shown in FIG. 6(a).

次に指令線P A ’i ” l”にし、且つアドレス
情報入力C,B、Aを” 100”にすると、アドレス
線出力eのみが1”となシワオアゲート3−1〜3−4
の出力が°゛0″′、0″′、オアゲート3−5〜3が
°゛1″となる。この状態のアドレス指定状況は第6図
(a)に倣って第6図(b)のように示される。
Next, when the command line PA'i is set to ``l'' and the address information inputs C, B, and A are set to ``100'', only the address line output e becomes 1''.
The output of 0'' is 0'', and the output of OR gates 3-5 to 3 is 1''.The addressing situation in this state is as shown in FIG. It is shown as follows.

次に指令線P A (i7 ” l ”にし、且つアド
レス情報人力C、B 、 Ai“’ 110 ”にする
とアドレス線出力gのみが一°°1″′となり、オアゲ
ート3−1)3−6の出力がI Q IT、オアゲート
3−7 、3−8の出力がパ1′″となる。この状態の
アドレス指定状況は第6図(c)のように示される。信
号線7τについては後述する。
Next, when the command line PA (i7 is set to "l" and the address information C, B, Ai is set to "'110", only the address line output g becomes 1°°1"', and the OR gate 3-1) 3-6 The output of is IQIT, and the output of OR gates 3-7 and 3-8 is P1'''. The addressing situation in this state is shown as shown in FIG. 6(c). The signal line 7τ will be described later.

以上の説明から判るように1本発明にょる同報書込みR
AM回路は、従来のRAM回路に1本の制御線、すなわ
ち同報書込み指令線PAと簡単なケ゛−ト回路を追加す
るだけで良く、従来のRAM回路の既存のアドレス情報
C、B 、Aを用いて第6図(a)。
As can be seen from the above explanation, 1. Broadcast writing R according to the present invention
The AM circuit requires only one control line, that is, the broadcast write command line PA, and a simple gate circuit to be added to the conventional RAM circuit, and the existing address information C, B, A of the conventional RAM circuit can be Figure 6(a).

(b) t (c)に示しているように複数のアドレス
憤域を選ぶことができるという自由度の高い回報書込み
RAM f:提供することができる。なお、第2図の実
施例の改良例として、アドレス線出力a、e、gだけで
なくアドレス線出力b 、 e 、 d 、 fにもア
ンドケ゛−トを対応配置することによシ、第7図(a)
〜ω)に示すような4g数子アドレス指定可能である。
(b) t As shown in (c), it is possible to provide a circular write RAM f: with a high degree of freedom in which a plurality of address ranges can be selected. As an improved example of the embodiment shown in FIG. 2, the seventh Diagram (a)
4g numeric addressing as shown in ~ω) is possible.

第3図は本発明による同報書込みRAM回路にとって必
須の処置を与えるメモリセル出力制御回路2−1の例を
示すだめメモリセル群2中の任意めアドレスAiの任意
のビット番号lのデータD・・の1 カデータ線を、WEは書込み指令線を、PAは回報潜込
み指令線PAの反転信号線を、まだQは本メモリセルの
出力を、そしてり。1、は出力データ線をそれぞれ示し
ている。メモリセルの出力Qは出力制御回路としてのケ
9−ト回路2−1に導びかれ。
FIG. 3 shows an example of the memory cell output control circuit 2-1 that provides the necessary measures for the broadcast write RAM circuit according to the present invention. Data D of an arbitrary bit number l of an arbitrary address Ai in the memory cell group 2 ... 1 is the data line, WE is the write command line, PA is the inverted signal line of the return infiltration command line PA, and Q is the output of this memory cell. 1 and 1 indicate output data lines, respectively. The output Q of the memory cell is led to a gate circuit 2-1 as an output control circuit.

その出力り。1iはアドレス線Atとは異る他の“アド
レス線Aj(図示省略)の同じビット番号iのデータ出
力り。ijとワイヤードオア回路2−2で結線されてい
る。ダート回1烙2−1にはメモリセル出力Qの他、ア
ドレス線Atと信号線PAが入力されている。
Its output. 1i is the data output of the same bit number i of another address line Aj (not shown) different from the address line At.It is connected to ij by a wired OR circuit 2-2.Dirt circuit 1 2-1 In addition to the memory cell output Q, an address line At and a signal line PA are input to the memory cell output Q.

ダート回路2−1とワイヤードオア回路2−2とは通常
のRAMには第3図に示している位置、すなわちメモリ
セル出力Qの後段に必ず存在しておシ、その入力はメモ
リセル出力Qとアドレス線Atである。その理由は、 
RAMの出力線として全アドレスのメモリセルに対応す
る出力すべてを準備することはRAMとしての意味がな
い。また、ICとしてのビン数から実現不可能なため、
 RAMでは指定スるアドレスのメモリセル内のデータ
のみを出力するように構成されておシ、その機能、すな
わち選択機能を実現するだめに、 RAMには必ずケ゛
−ト回路2−1とワイヤード9オア回路2−2が存在し
ている。
The dirt circuit 2-1 and the wired-OR circuit 2-2 always exist in the position shown in FIG. 3 in a normal RAM, that is, after the memory cell output Q, and their inputs are connected to the memory cell output Q. and address line At. The reason is,
It is meaningless for the RAM to prepare all outputs corresponding to memory cells of all addresses as output lines of the RAM. Also, since it is not possible due to the number of bins as an IC,
The RAM is configured to output only the data in the memory cell at the specified address, and in order to realize that function, that is, the selection function, the RAM must have a gate circuit 2-1 and a wire 9. An OR circuit 2-2 exists.

本発明による回報書込みRAMでは、値数のアドレス線
が′1”となるため、複数個の出力結合を防止する目的
で回報書込み指令11iPAが°1″となっているとき
はf−ト回路2−1を禁止する必要がある。このため、
ダート回路2−1の入力には、第3図に示しているよう
にメモリセルd゛出力Qとアドレス線Aiの他に回報書
込み指令線PAの反転信号線PAを布線している。第3
図に示した本発明による回報書込みRAMのメモリセル
出力制御回路、すなわちダート回路2−1は、第2図で
示した実施例に適用するばかりでなく以下に説明する第
4図、第5図に示す実施例にもそのまま適用される。
In the circular write RAM according to the present invention, since the address line of the value number is '1'', when the circular write command 11iPA is '1'' for the purpose of preventing multiple output connections, the f-to circuit 2 -1 needs to be prohibited. For this reason,
As shown in FIG. 3, to the input of the dart circuit 2-1, in addition to the memory cell output Q and the address line Ai, an inverted signal line PA of the circular write command line PA is wired. Third
The memory cell output control circuit of the circular write RAM according to the present invention shown in the figure, that is, the dart circuit 2-1, is not only applied to the embodiment shown in FIG. 2, but also as shown in FIGS. 4 and 5 described below. This also applies as is to the embodiment shown in .

第4図は複数アドレスを発生するだめの第2の実施例を
示す。この実施例では第6図(d)に示しているように
、 RAMのアドレスをそのMSBの符号0/1で大き
く2つの領域に分け、MSB金除いた残りのアドレス指
定で指定され、RAM全体では2ケ所存在する2つのア
、Pレスに同報夛1込みを行う。
FIG. 4 shows a second embodiment for generating multiple addresses. In this embodiment, as shown in FIG. 6(d), the RAM address is roughly divided into two areas with the MSB code 0/1, and the remaining address specification excluding the MSB is used to address the entire RAM. Now, we will broadcast the broadcast to the two P-responses that exist in the two locations.

第6図(d)ではMSBを除いた下位2 bitが′°
01”である場合を示している。以上に述べたようなア
ドレス指定は、従来のRAMのアドレス復号部1に於い
てアドレス指定のMSB情報Cが無効化されれば達成さ
れる。そのだめの機能を第4図では、アドレス復号部内
においてアドレス情報人力A、B。
In Figure 6(d), the lower 2 bits excluding the MSB are
01". The above-mentioned address specification is achieved if the MSB information C for address specification is invalidated in the address decoding section 1 of the conventional RAM. In FIG. 4, address information is manually input A and B in the address decoding section.

Cの信号線とこれらを反転させた信号線のうち。Of the signal lines of C and the signal lines that are inverted.

入力Cの信号線及びその反転信号線にオアゲート4−1
.4−2i挿入接続して実現させている。
OR gate 4-1 is connected to the input C signal line and its inverted signal line.
.. This is realized by inserting and connecting 4-2i.

すなわち、オアグー)4−1.4−2fCはアドレス情
報人力C,Cを入力すると共に2回報書込み指令線PA
を入力することによシ、アドレス情報人力C2でをIt
 I ITにマスクするようにしている。
In other words, 4-1.4-2fC inputs the address information C and C and also outputs the second report writing command line PA.
By entering the address information manually in C2, it is
I am trying to mask it to IT.

回報書込み金行う、すなわち1g号線PAをIt I 
IIにした時の第4図に於けるアドレス復号部1の入力
C,B、Aに対する出力a Hb p CHd # e
 +lpgの真理値を表2に示す。
Do the circular writing fee, that is, line 1g PA It I
Outputs for inputs C, B, and A of address decoder 1 in FIG. 4 when set to II: a Hb p CHd # e
Table 2 shows the truth value of +lpg.

表 2 *don’t care 表2よシ明らかなように、第4図に示す実施例では第6
図(d)に示すような2ケ所のアドレス指定が可能であ
ることが判る。勿論、信号線PAがIt O#であれば
通常RAM動作となる。
Table 2 *don't care As is clear from Table 2, in the embodiment shown in FIG.
It can be seen that it is possible to designate addresses in two locations as shown in Figure (d). Of course, if the signal line PA is ItO#, normal RAM operation is performed.

第6図(a)に示した全アドレスに対する回報書込みは
2例えば全メモリセルをクリアする等というような場合
に対応し、特にこの操作はRAMを用いたディノタルシ
ステムでは頻繁に要望されており。
The circular write to all addresses shown in FIG. 6(a) corresponds to cases such as clearing all memory cells, and this operation is particularly frequently requested in the Dinotal system using RAM. .

需安も一番多いと考えられる。全アドレスに対する回報
書込みは、第2図の実施例でアドレス情報人力C,B、
Aを’ o o o ”とすることにより達成され、さ
らに第2図の実施例はアドレス情報人力C,B 、Aの
ieメタンかえることにより各種の複数アト°レスを指
定できるという自由度を有している。
It is thought that the demand and decline is also the highest. Circular writing to all addresses is done by address information manual C, B,
This is achieved by setting A to ' o o o '', and the embodiment in Fig. 2 also has the flexibility of specifying various multiple addresses by changing the address information manually C, B, and A. are doing.

これに対し、全メモリセル全クリアするというクリア機
−付RAMは第4図を心用して・第5図(示す実施例で
達成される。
On the other hand, a RAM with a clearing function that completely clears all memory cells is achieved by keeping in mind FIG. 4 and the embodiment shown in FIG. 5.

第5図の実施例は第2図の実施例に比較し、追加すべき
各種ケ9−ト回路は少なくてよいという特徴を有してい
る。第5図に於いて、アドレス復号部内におけるアドレ
ス情報人力A、B、Cの信号線とこれらを反転させた信
号線にそれぞれ、オアゲート5−1〜5−6が挿入接続
されている。オアゲート5−1〜5−6はRAMをオー
ルクリアするとき、すなわち信号線PAをII I I
Iにしたときアドレス情報人力C,C,B、B、A、A
を°゛1″にマスクすることにより、アドレス線出力a
 、 b。
The embodiment shown in FIG. 5 has a feature that, compared to the embodiment shown in FIG. 2, the number of various gate circuits to be added can be reduced. In FIG. 5, OR gates 5-1 to 5-6 are inserted and connected to the signal lines of address information inputs A, B, and C in the address decoding section and the signal lines obtained by inverting these, respectively. The OR gates 5-1 to 5-6 are used when all RAM is cleared, that is, when the signal line PA is
When set to I, address information is C, C, B, B, A, A.
By masking the address line output a to °゛1'', the address line output a
, b.

c 、’d 、e yf +g +hはすべて°I″と
なシ全アドレスを指定することになる。また、このとき
信号線FAが4ケの入力データD1をアンドゲート5−
7〜5−10で0″にマスクすることにより、クリアデ
ータ゛tO″をメモリセル群2に与えることを可能にし
ている。さらに、信号線PAは書込指令線WEとオアゲ
ート5−1−1で論理和がとられているため、信号線P
Aを” 1”にするとメモリセル群2に対し書込み指令
・ぐルスが供給される。従って、全アドレスの全メモリ
セルに対し“O”が書込まれる。以上の機能よシ第5図
に示した同報苔込み指令線PAはクリア線CLR或いは
リセット線rと呼ぶのがふされしい。
c, 'd, e yf +g +h are all °I'', which specifies all addresses. At this time, the signal line FA sends the four input data D1 to the AND gate 5-
By masking the bits 7 to 5-10 to 0'', it is possible to provide clear data ``tO'' to the memory cell group 2. Furthermore, since the signal line PA is ORed with the write command line WE and the OR gate 5-1-1, the signal line PA
When A is set to "1", a write command/program is supplied to the memory cell group 2. Therefore, "O" is written to all memory cells at all addresses. In view of the above functions, the broadcast moss filling command line PA shown in FIG. 5 is appropriately called the clear line CLR or the reset line r.

〔発明の効果〕〔Effect of the invention〕

以上に説明したように9本発明による回報書込みRAM
は、複数のアドレスを有するメモリセル群の個々のアド
レスに1対1に空間分割的に分配され、同時に複数のア
ドレスを指定することのないアドレス線群に対し、簡単
な回路の追加で同時に複数のアドレスを指定することが
できるようにし′たことにより、従来実現され得なかっ
た複数のアドレスに同一のデータを書込むことが可能で
ある。
As explained above, the circular writing RAM according to the present invention
is spatially distributed one-to-one to each address of a memory cell group that has multiple addresses, and can be used to specify multiple addresses at the same time by adding a simple circuit to address line groups that do not specify multiple addresses at the same time. By making it possible to specify an address, it is possible to write the same data to multiple addresses, which has not been possible in the past.

また、その応用として全アト°レスの全メモリセルに対
しクリア機能付RAMも実現され得るという効果が得ら
れる。
Further, as an application thereof, it is possible to realize a RAM with a clear function for all memory cells in all addresses.

【図面の簡単な説明】[Brief explanation of drawings]

第1図は従来のRAM回路の一実施例を示す図。 第2図は本発明による複数アドレス発生制御回路図、第
3図は本発明を実施する場合に必須の処置を与えるメモ
リセル出力制御回路を含むメモリセル回路図、第4図は
本発明による複数アドレス発生制御回路の他の実施例を
示す図、第5図は本発明の応用例であるクリア機能付R
AMの実施例を示す図、第6図、第7図はそれぞれ、第
2図から第5図までの本発明による一実施例を説明する
ために用いる複数アドレス指定状況を示す図である。 図面に於いて。 1ニアドレス復号部、2:メモリセル群、3:複数アド
レス発生制御回路、A、B、Cニアドレス情報入力、P
A:回報書込み指令線。 第4図 G8 A ネdavit COYe (Q) (b) (C)(d) (e) (f) (9)
FIG. 1 is a diagram showing an embodiment of a conventional RAM circuit. FIG. 2 is a multiple address generation control circuit diagram according to the present invention, FIG. 3 is a memory cell circuit diagram including a memory cell output control circuit that provides essential measures when implementing the present invention, and FIG. 4 is a multiple address generation control circuit diagram according to the present invention. FIG. 5 is a diagram showing another embodiment of the address generation control circuit, and FIG.
The diagrams illustrating the AM embodiment, FIGS. 6 and 7, are diagrams each showing a multiple address designation situation used to explain the embodiment of the present invention shown in FIGS. 2 to 5. In the drawings. 1 Near address decoding unit, 2: Memory cell group, 3: Multiple address generation control circuit, A, B, C near address information input, P
A: Circular writing command line. Figure 4 G8 A Nedavit COYe (Q) (b) (C) (d) (e) (f) (9)

Claims (3)

【特許請求の範囲】[Claims] 1.2”(nは任意の整数)個のアドレスを有するラン
ダムアクセスメモリに於いて、n個のアドレス入力端子
で指定する複数のアドレスに同一データを一度に書込む
か否かを指示する回報書込み指令信号入力手段を備え、
n個のアドレス入力信置し、前記2nの任意の1本のア
ドレス線の出力と前記回報書込み指令信号とを入力とす
るアンドゲート回路を少なくとも1つ設け、該アンドゲ
ート回路の出力を所望する複数の前記オアゲ−ト回路に
分配供給し、前記同報書込み指令信号によシ所望アドレ
ス線を有意とすることによシ所望の複数アドレス指定を
行い、且つ前記回報書込み指令信号で該ランダムアクセ
スメモリ内の全メモリセル出力に配置されているメモリ
セル出力制御回路を禁止するように構成したことを特徴
とする同報書込みランダムアクセスメモリ。
1. In a random access memory having 2" (n is any integer) addresses, a circular that instructs whether or not to write the same data to multiple addresses specified by n address input terminals at once. Equipped with a write command signal input means,
At least one AND gate circuit is provided in which n address inputs are input, and the output of any one of the 2n address lines and the circular write command signal are provided, and the output of the AND gate circuit is desired. By distributing and supplying the signal to a plurality of the OR gate circuits and making the desired address line significant according to the broadcast write command signal, a desired plurality of addresses can be specified, and the random access can be performed using the broadcast write command signal. A broadcast write random access memory characterized in that the memory cell output control circuit arranged at all memory cell outputs in the memory is inhibited.
2.2”(nは任意の整数)個のアト1/スを有するラ
ンダムアクセスメモリに於いて、全アト01/スに同一
データを一度に書込むか否かを指示する回報書込み指令
信号入力手段を備え、n個のアドレス入力信号を復号し
て2n個のアドレス信号を発生水)の信号線の少なくと
も1組にオアゲ−ト回路を挿入配置し、前記回報書込み
指令信号を前記オアゲート回路に分配供給して該同報書
込み指令イd号で前記2n本のすべてのアドレス信号を
有意とすることによシ全アドレスの指定を行い、且つ前
記回報書込み指令信号で該ランダムアクセスメモリ内の
全メモリセル出力に配置されているメモリセル出力制御
回路を禁止するように構成したことを特徴とする同報書
込みランダムアクセスメモリ。
2. Input a circular write command signal to instruct whether or not to write the same data to all atto 01/s at once in a random access memory having 2" (n is any integer) atto 1/s. an OR gate circuit is inserted into at least one set of the signal lines of the signal line for decoding n address input signals to generate 2n address signals, and transmitting the circular write command signal to the OR gate circuit. All addresses are specified by distributing and supplying all the 2n address signals with the broadcast write command ID, and all addresses in the random access memory are specified with the broadcast write command signal. A broadcast write random access memory characterized in that the memory cell output control circuit disposed at the memory cell output is inhibited.
3.2”(nは任意の整数)個のアト1/スを有するラ
ンダムアクセスメモリに於いて、全アrレスに同一デー
タを一度に書込むか否かを指示する回報書込み指令信号
入力手段を備え、n個のアト1/ス入力信号を復号して
2n個のアト1/ス信号を発生するアト1/ス復号部に
おける前記n個のアトlメス2れ 入力信号及び該信号を反転させた信号の1組(参本)の
信号線に第1のオアゲート回路を挿入配置し、前記回報
書込み指令信号を前記複数の第1のオアダート回路に分
配供給して該回報書込み指令信号で前記2n本のすべて
のアト1/ス信号を有意とすることによシ全アトl/ス
の指定を行い、且つ前記回報書込み指令信号で該ランダ
ムアクセスメモリ内の全メモリセル出力に配置されてい
るメモリセル出力制御回路を禁止するように構成し、更
に該ランダムアクセスメモリへのデータ入力信号線にア
ンPゲート回路を挿入配置し、該アンPダート回路に前
記回報書込み指令信号を反転させた信号を分配供給する
ことにより前記データ入力信号の符号にかかわらず全メ
モリセルにはクリア状態に対応するデータ″0”を送る
ようにし、且つ書込み指令信号と前記回報書込み指令信
号を第2のオアゲート回路に入力し、該第2のオアゲー
ト回路の出力を前記メモリセルへの書込み信号となるよ
うに構成したことを特徴とするクリア機能付ランダムア
クセスメモリ。
3. In a random access memory having 2" (n is any integer) addresses, a circular write command signal input means for instructing whether or not to write the same data to all addresses at once. and inverting the n AT1/S input signals and the signals in the AT1/S decoding section which decodes the n AT1/S input signals to generate 2n AT1/S signals. A first OR gate circuit is inserted into the signal line of one set (reference copy) of the received signals, and the circular write command signal is distributed and supplied to the plurality of first OR dirt circuits, and the circular write command signal is used to All 2n AT1/S signals are designated as significant, and all memory cells in the random access memory are allocated to the outputs of all memory cells in the random access memory by the circular write command signal. A memory cell output control circuit is configured to be inhibited, an ANP gate circuit is inserted into the data input signal line to the random access memory, and a signal obtained by inverting the circular write command signal is sent to the ANP dirt circuit. By distributing and supplying the data, data "0" corresponding to the clear state is sent to all memory cells regardless of the sign of the data input signal, and the write command signal and the circular write command signal are sent to the second OR gate circuit. A random access memory with a clear function, characterized in that the output of the second OR gate circuit is configured to be a write signal to the memory cell.
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2659166A1 (en) * 1990-03-05 1991-09-06 Sgs Thomson Microelectronics MEMORY CIRCUIT WITH MEMORY ELEMENT FOR SELECTING WORD LINES FOR ERASING AN INFORMATION BLOCK.
US5175839A (en) * 1987-12-24 1992-12-29 Fujitsu Limited Storage control system in a computer system for double-writing
US5367655A (en) * 1991-12-23 1994-11-22 Motorola, Inc. Memory and associated method including an operating mode for simultaneously selecting multiple rows of cells

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5175839A (en) * 1987-12-24 1992-12-29 Fujitsu Limited Storage control system in a computer system for double-writing
FR2659166A1 (en) * 1990-03-05 1991-09-06 Sgs Thomson Microelectronics MEMORY CIRCUIT WITH MEMORY ELEMENT FOR SELECTING WORD LINES FOR ERASING AN INFORMATION BLOCK.
US5367655A (en) * 1991-12-23 1994-11-22 Motorola, Inc. Memory and associated method including an operating mode for simultaneously selecting multiple rows of cells

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