JPS60147866A - Control system of bus - Google Patents

Control system of bus

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Publication number
JPS60147866A
JPS60147866A JP59003852A JP385284A JPS60147866A JP S60147866 A JPS60147866 A JP S60147866A JP 59003852 A JP59003852 A JP 59003852A JP 385284 A JP385284 A JP 385284A JP S60147866 A JPS60147866 A JP S60147866A
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JP
Japan
Prior art keywords
bus
signal
processor
data
read
Prior art date
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Pending
Application number
JP59003852A
Other languages
Japanese (ja)
Inventor
Tadashi Naruse
正 成瀬
Masaru Takesue
武末　勝
Masaharu Yoshida
雅治 吉田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Nippon Telegraph and Telephone Corp
Original Assignee
Nippon Telegraph and Telephone Corp
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Filing date
Publication date
Application filed by Nippon Telegraph and Telephone Corp filed Critical Nippon Telegraph and Telephone Corp
Priority to JP59003852A priority Critical patent/JPS60147866A/en
Publication of JPS60147866A publication Critical patent/JPS60147866A/en
Pending legal-status Critical Current

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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/36—Handling requests for interconnection or transfer for access to common bus or bus system
    • G06F13/362—Handling requests for interconnection or transfer for access to common bus or bus system with centralised access control
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/14—Error detection or correction of the data by redundancy in operation
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
    • G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
    • G06F13/4208—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a system bus, e.g. VME bus, Futurebus, Multibus

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  • General Physics & Mathematics (AREA)
  • Quality & Reliability (AREA)
  • Debugging And Monitoring (AREA)
  • Multi Processors (AREA)
  • Bus Control (AREA)
  • Memory System (AREA)

Abstract

PURPOSE:To allow bus release without fail by terminating read and write signals within a certain period in terms of the system where plural processors are connected by a bus and by releasing the bus temporarily so as to allow a retrial at the time of failure due to the response condition. CONSTITUTION:If a processor is of a bus master, a bus control part 100 transmits a bus requirement (BREQ) signal to an arbiter 13 when an action stop signal (BUSS) is not on, and waits a bus permission signal from the arbiter 13. If a busy signal is off and a bus is released, a new bus master is generated by turning the busy signal off. By turning the BREQ signal off, a read (RD) or write (WT) signal is transmitted. When the RD or WT terminates within a certain period, a value of a response (XACK) signal from a bus slave is stored in a response result memory part 103. If the XACK signal is completed, the operation terminates, and if the XACK signal is not completed, retrial is executed.

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は複数のプロセッサがバスを介して接続されるマ
ルチプロセッサ・システムにおけるバス制御方式に関す
る。DETAILED DESCRIPTION OF THE INVENTION [Field of Application of the Invention] The present invention relates to a bus control system in a multiprocessor system in which a plurality of processors are connected via a bus.

（従来技術〕 第１図は複数のプロセッサ（バスマスタ）と複数のメモ
リ装置がバスを介して接続されるシステムの構成例を示
す。第１図において、ｌＯはプロセッサ群、１１はメモ
リ群、１２はバス、１３はプロセッサ群ｌＯからのバス
使用要求を調停するバスアービタである。(Prior Art) Fig. 1 shows an example of the configuration of a system in which a plurality of processors (bus masters) and a plurality of memory devices are connected via a bus.In Fig. 1, lO is a processor group, 11 is a memory group, 12 is a 1 is a bus, and 13 is a bus arbiter that arbitrates bus use requests from the processor group IO.

第１図のシステムで、バスの制御すなわちメモリのリー
ド／ライト動作は、従来、次のように行われていた。In the system shown in FIG. 1, bus control, ie, memory read/write operations, have conventionally been performed as follows.

（１）／＜ス１２を使用したいプロセッサｐｔ　（ｔ＜
ｉ　＜　ｎ　）はバス使用要求をアービタ１３に出す。(1)/< Processor pt (t<
i < n) issues a bus use request to the arbiter 13.

（２）バスアービタ１３は、プロセッサＰｉの優先順位
が最高位になった時、すなわち、ＰＩより高い優先順位
を持つプロセッサがメモリアクセス要求を出してない状
態になった時、Ｐ、にバス１２の使用許可を与える。(2) When the priority of processor Pi becomes the highest, that is, when no processor with a higher priority than Pi has issued a memory access request, the bus arbiter 13 sends the bus 12 to P. Grant permission to use.

（３）プロセッサＰｉは使用許可を得た後、バス１２が
空く（現在使用中のバスマスタがバスを解放する）のを
待つ。バス１２が空くと、プロセッサＰｉはバス１２の
使用権をつかむ。そして、バス使用要求を下げる。(3) After obtaining permission to use the processor Pi, it waits until the bus 12 becomes free (the bus master currently in use releases the bus). When bus 12 becomes free, processor Pi seizes the right to use bus 12. Then, the bus usage request is lowered.

（４）プロセッサＰ、は、リード動作の場合はメモリア
ドレスを、ライト動作の場合はメモリアドレスとデータ
をそれぞれバスに乗せ、リード／ライト信号を送出する
。(4) Processor P puts a memory address on the bus in the case of a read operation, and a memory address and data in the case of a write operation, and sends out a read/write signal.

（５）メモリからのアクノリッジ信号あるいはレディ信
号を待つ。当該信号が到着すると、プロセッサＰ、はリ
ード／ライト信号を終了する。(5) Wait for an acknowledge signal or ready signal from the memory. When the signal arrives, processor P terminates the read/write signal.

（６）さらにメモリのリード又はライトをしたい時は（
４）、　（５）のステップを繰り返す。そうでないとき
は、バス１２を解放する。(6) If you want to read or write memory further (
Repeat steps 4) and (5). Otherwise, the bus 12 is released.

このバス制御方式は、第１図のようなプロセッサとメモ
リの間でデータの授受を行うシステムでは効果的に機能
する。しかし、各プロセッサが固有のメモリを具備し、
プロセッサ相互でデータの授受を行うようなシステムで
上記バス制御方式をとると、バスが解放されない場合が
生じる。それを以下に説明する。This bus control method functions effectively in a system such as that shown in FIG. 1 in which data is exchanged between a processor and a memory. However, each processor has its own memory,
If the above bus control method is used in a system in which data is exchanged between processors, the bus may not be released. This will be explained below.

第２図に複数のプロセッサがバスを介して接続され、し
かも、各プロセッサは固有のメモリを具備しているシス
テムの構成例を示す。FIG. 2 shows an example of the configuration of a system in which a plurality of processors are connected via a bus, and each processor has its own memory.

第２図のシステムで、プロセッサＰ、・・・Ｐｎは実□
行のモードを変えて動作できるものとする（例えば通常
動作から保守診断動作、あるいはその逆等）。モードの
切換えは、ホストプロセッサ１４がプロセッサＰ１・・
・Ｐｒ、を停止させ、モード切換え操作を行った後、Ｐ
、・・・Ｐｎを動作再開させることによって行う。ここ
で、モード切換え操作はＰ、・・・Ｐｎが停止し、バス
が解放されたことを確認の後に行う。In the system shown in Figure 2, processors P,...Pn are
It shall be possible to operate by changing the line mode (for example, from normal operation to maintenance/diagnosis operation, or vice versa). The host processor 14 switches the mode to the processor P1...
・After stopping Pr and performing a mode switching operation,
, . . . by restarting the operation of Pn. Here, the mode switching operation is performed after confirming that P, . . . , Pn have stopped and the bus has been released.

各プロセッサＰ、・・・Ｐｒ１は入力バッファおよび出
力バッファを持ち、プロセッサ間のデータ転送はこのバ
ッファを介して行う。プロセッサの使用効率を上げるた
め、転送制御はプロセッサと独立動作する。簡単のため
、バッファは１語分の容量とする。Each processor P, . . . Pr1 has an input buffer and an output buffer, and data transfer between processors is performed via this buffer. Transfer control operates independently of the processor in order to increase processor usage efficiency. For simplicity, the buffer has a capacity for one word.

今、プロセッサＰ、がプロセッサ、にデータを転送し、
その結果、Ｐｌの入力バッファにデータが書き込まれ１
次いで、プロセッサＰｋがＰｉにデータ転送をしようと
しているとする。この時点３− の状態を第３図に示す。第３図中ンＴＮＢは入力バッフ
ァ、０ＵＴＢは出力バッファである。Now, processor,P,transfers data to,processor,,
As a result, data is written to the input buffer of Pl and 1
Next, assume that processor Pk is attempting to transfer data to Pi. The state at this point 3- is shown in FIG. In FIG. 3, NTNB is an input buffer, and 0UTB is an output buffer.

プロセッサＰｋが転送しｉうとじているデータがＰＪの
入力バッファ■ＮＢにｖ、ｍできるためには、ト、が入
力バッファＴＮＢのデータを取り込み、該バッファを空
にする必要がある。そのため第１図で述べたバス制御方
式では、Ｐ、は入力バッファＴＮＢのデータをプロセッ
サ内に取り込んだ後、Ｐ、からのデータを入力バッファ
ＩＮＢに取込んでアクノリッジ信号あるいはレディ信号
をＰｋに返す。その間、プロセッサＰ、はライト信萼を
出し続ける。　□ ところで、第３図の状態のと門ン□ホストプロセッサ１
４が停止ヒ信号を出し、モードの切換を行おうとしたと
する。そうすると、プロセッサＰ、・・・Ｐｎは一斉に
停止するので、Ｐ、の入力バッファＩＮＦＩのデータは
プロセッサ内に籠り込まれない。In order for the data transferred by processor Pk to be transferred to PJ's input buffer NB, it is necessary for processor PK to take in the data in input buffer TNB and empty the buffer. Therefore, in the bus control system described in Fig. 1, P takes the data in the input buffer TNB into the processor, then takes the data from P into the input buffer INB, and returns an acknowledge signal or ready signal to Pk. . Meanwhile, processor P continues to issue light signals. □ By the way, the state shown in Figure 3 □ Host processor 1
4 has issued a stop signal and attempts to switch modes. Then, since the processors P, . . . Pn stop all at once, the data in the input buffer INFI of P is not stored in the processor.

したがって、Ｐｋからの転送データはＰ、の入力バッフ
ァＩＮＢに格納できず、Ｐ、はライト信号を出し続ける
ことになる（一般に、□実行中の処理４− が終了してから停止するため）。このため、アービタは
永久にバス１２を解放することができず。Therefore, the transfer data from Pk cannot be stored in the input buffer INB of P, and P continues to issue a write signal (generally, it stops after the process 4- being executed ends). Therefore, the arbiter cannot permanently release the bus 12.

ホストプロセッサはモード切換え操作に入ることができ
ない。The host processor cannot enter into mode switching operations.

〔発明の目的〕[Purpose of the invention]

本発明の目的は、複数のプロセッサがバスを介して接続
されるシステムにおいて、バスの解廉が不可能になる事
態を１避するバス制御方式を提供することにある。SUMMARY OF THE INVENTION An object of the present invention is to provide a bus control method that avoids a situation in which it becomes impossible to disconnect the bus in a system in which a plurality of processors are connected via a bus.

〔発明の概要〕[Summary of the invention]

本発明の要点は、リードあるいはライト信号を一定時間
内に終了し、″終了時点の応答信号の状態によってデー
タ転送の成功、不成功の場合には。The key point of the present invention is to complete the read or write signal within a certain period of time, and to determine whether the data transfer is successful or unsuccessful depending on the state of the response signal at the time of completion.

−担バスを解放した樋、再試行を試みることにより、一
定時間内にバスを解放するようにしたことである。- By retrying the gutter that released the bus, the bus was released within a certain amount of time.

゛【発明の実施例〕 第４図は本発明の一実施例のブロック図である。゛[Example of the invention] FIG. 4 is a block diagram of one embodiment of the present invention.

第４図において、１００はプロセッサ内のバス制御部で
あって、バス要求制御部１０１’、□読出し／書込み信
号制御部１０２．応答結果記憶部１０３、Ｉ１０データ
バッファ１０４からなる。バス１２はデータ線２０１と
制御部２０２よりなる。制御線２０２の信号のうち、動
作停止信号（ＢＵＳＳ）はホストコンピュータから送出
される。バス要求制御部１０１からアービタ１３へはバ
ス要求信号（ＢＲ，ＥＱ）が送出され、アービタ１３か
らバス要求制御部１０１へはバス許可信号（ＢＡＣＫ）
が返送されてくる。その他のビジー信号（ＢＵＳＹ）、
読出し制御信号（ＲＤ）、書込み制御信号（ＷＴ）、応
答信号はプロセッサ間で送受される制御信号であり、便
宜」二、第４図では１本の制御線でまとめて示しである
。データ線２０１にはＩ１０データバッファ１０４のデ
ータ（ＤＡＴＡ）が送受される。In FIG. 4, reference numeral 100 indicates a bus control section within the processor, including a bus request control section 101', □ read/write signal control section 102. It consists of a response result storage section 103 and an I10 data buffer 104. The bus 12 consists of a data line 201 and a control section 202. Among the signals on the control line 202, an operation stop signal (BUSS) is sent from the host computer. A bus request signal (BR, EQ) is sent from the bus request control unit 101 to the arbiter 13, and a bus grant signal (BACK) is sent from the arbiter 13 to the bus request control unit 101.
will be sent back. Other busy signals (BUSY),
A read control signal (RD), a write control signal (WT), and a response signal are control signals sent and received between processors, and for convenience, they are shown together in one control line in FIGS. 2 and 4. Data (DATA) from the I10 data buffer 104 is transmitted and received through the data line 201 .

バス制御部１００の動作は、プロセッサがバスマスタと
バススレーブのときで以下のようになる。The operation of the bus control unit 100 is as follows when the processor is a bus master or a bus slave.

Δスフスター１フＨ４’Ｆ ■　ＢＵＳＳ信号がオンでないならＢＲＥＱ信号を送出
する。ΔSufstar 1F H4'F ■ If the BUSS signal is not on, send out the BREQ signal.

７− ■　ＢＡＣＫ信号を待つ。一定時間待ってＢＡＣＫ信号
が到来しなければ■へ戻り、そうでなければ■に行く。7- ■ Wait for BACK signal. If the BACK signal does not arrive after waiting for a certain period of time, return to ■; otherwise, proceed to ■.

■　ＢＵＳＹ信号がオフになるのを待つ。（ＢＵＳＹは
現在バスを使用しているバスマスタが制御している） ■　ＢＵＳＹ信号がオフになったら、すなわち。■ Wait for the BUSY signal to turn off. (BUSY is controlled by the bus master currently using the bus) ■ When the BUSY signal turns off, that is.

現在バス使用中のバスマスタがバスを解放したら、ＢＵ
ＳＹ信号をオンにする（新たなバスマスタの誕生）。そ
して、ＢＲＥＱ信号をオフにし、ＲＤ又はＷＴ倍信号送
出する。書込みのときはデータ（ＤＡＴＡ）も同時に送
出する。なお、ＲＤ／ＷＴは一定時間で終了とする。When the bus master currently using the bus releases the bus, BU
Turn on the SY signal (birth of a new bus master). Then, the BREQ signal is turned off and the RD or WT multiplied signal is sent. When writing, data (DATA) is also sent at the same time. Note that RD/WT ends after a certain period of time.

■　Ｒ，Ｄ又はＷＴ倍信号終了のタイミングで、パスス
レーブからのＸＡＣＫ信号の値を記憶部１０３に保持す
る。(2) The value of the XACK signal from the pass slave is held in the storage unit 103 at the timing of the end of the R, D or WT multiplied signal.

■　ＸＡＣＫ信号が完了していれば動作を終了し、未完
了を示していれば、再度■から繰返す。■ If the XACK signal is completed, the operation ends; if it indicates incomplete, repeat from ■ again.

パススレーブ ■　ＲＤ又はＷＴ倍信号到着する。pass slave ■ RD or WT double signal arrives.

■　ＲＤ倍信号らデータ（ＤＡＴＡ）を送出すると共に
ＸＡＣＫ信号の値を完了とする。データが間に合ないと
きはＸＡＣＫ信号の値を未完了とする。ＷＴ倍信号らデ
ータを取り込むと共にＸＡＣＫ信号の値を完了とする。(2) Send data (DATA) from the RD double signal and set the value of the XACK signal as complete. If the data is not available in time, the value of the XACK signal is set to incomplete. The data from the WT double signal is taken in and the value of the XACK signal is set as completion.

取り込めないときはＸＡＣＫ信号の値を未完了とする。If the data cannot be captured, the value of the XACK signal is set to incomplete.

上記動作中、Ｂ　ｔＪ　Ｓ　Ｓ信号がオンになったとき
は、アービタ１３はその時点でアービトレーシ目ンを停
止する。この時、バス制御部１００が、バスマスタの動
作において■以降の状態にあれば、それ以降を実行して
停止する。また、■又は■の状態にあれば、ＢＵＳＳ信
号を見て停止する。アービタ１３は動作を停止している
ので、これ以降新たなバスマスクは誕生しない。このよ
うにして、バス１２は一定時間後に必が解放される。During the above operation, when the B tJ SS signal turns on, the arbiter 13 stops the arbitrator at that point. At this time, if the bus control unit 100 is in the state after (1) in the bus master operation, the bus control unit 100 executes the state after that and then stops. Moreover, if it is in the state of ■ or ■, it stops upon seeing the BUSS signal. Since the arbiter 13 has stopped operating, no new bus masks will be created from now on. In this way, the bus 12 is necessarily released after a certain period of time.

第２図のシステムでは、ホストは、このあと必要にデー
タを退避するコマンドを発行し、データの退避終了後、
モードを変えることができる。退避するデータの中には
、１００のバス制御部関係では、入出力データ、再試行
を行うか否か示す情８− 報が含まれる。In the system shown in Figure 2, the host issues a command to save data as necessary, and after the data has been saved,
You can change the mode. The data to be saved includes input/output data and information 8-information indicating whether or not to perform a retry, in relation to the bus control unit 100.

〔発明の効果〕〔Effect of the invention〕

以上説明したように、本発明によれば一定時間で必ずバ
スが解放されるため、モードを変えて動作するマルチプ
ロセッサシステムで、バスの解放が不可能になるという
事態を回避できる。As described above, according to the present invention, the bus is always released after a certain period of time, so it is possible to avoid a situation where the bus cannot be released in a multiprocessor system that operates in different modes.

【図面の簡単な説明】[Brief explanation of drawings]

第１図および第２図はマルチプロセッサの構成例を示す
図、第３図は従来のバス制御方式を説明するための図、
第４図は本発明の一実施例を示す図である。 １０・・・プロセッサ、１２・・・バス、１３・・・ア
ービタ、１４・・・ホストプロセッサ、１００・・・バ
ス制御部、１ｏ１・・・バス要求制御部、１０２・・・
読出し／書込み信号制御部、１０３・・・応答結果記憶
部、１０４・・・Ｉ１０データバッファ。 −１らＲ−1 and 2 are diagrams showing an example of the configuration of a multiprocessor, and FIG. 3 is a diagram for explaining a conventional bus control method.
FIG. 4 is a diagram showing an embodiment of the present invention. DESCRIPTION OF SYMBOLS 10... Processor, 12... Bus, 13... Arbiter, 14... Host processor, 100... Bus control unit, 1o1... Bus request control unit, 102...
Read/write signal control unit, 103...Response result storage unit, 104...I10 data buffer. -1 et al-

Claims (1)

【特許請求の範囲】[Claims] （１）複数のプロセッサがバスを介して接続され、バス
使用権を得たプロセッサをバスマスタ、相手プロセッサ
をバススレーブとしてデータ転送を行うマルチプロセッ
サ・システムにおいて、バスマスタ側ではり、−ドある
いはライト信号を一定時間内に終了し、終了時点のバス
スレーブ側がらの応答信号の状態によってデータ転送の
成功、不成功を判定し、不成功の場合は、＝担バスを解
散した後、再びリードあるいはライト信号を発すること
を特徴とするバス制御方式。(1) In a multiprocessor system in which multiple processors are connected via a bus, the processor that has obtained the right to use the bus is designated as the bus master, and the other processor is designated as the bus slave, and the bus master side receives a read, write, or write signal. is completed within a certain period of time, and the success or failure of the data transfer is determined based on the state of the response signal from the bus slave side at the time of completion. If it is unsuccessful, the data transfer is read or written again after dissolving the supporting bus. A bus control method characterized by emitting signals.
JP59003852A 1984-01-12 1984-01-12 Control system of bus Pending JPS60147866A (en)

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6493775B2 (en) 1998-03-19 2002-12-10 Fujitsu Limited Control for timed access of devices to a system bus

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6493775B2 (en) 1998-03-19 2002-12-10 Fujitsu Limited Control for timed access of devices to a system bus

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