JPS60142417A - デ−タ処理装置における入出力制御方法及び装置 - Google Patents
デ−タ処理装置における入出力制御方法及び装置Info
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- JPS60142417A JPS60142417A JP58250012A JP25001283A JPS60142417A JP S60142417 A JPS60142417 A JP S60142417A JP 58250012 A JP58250012 A JP 58250012A JP 25001283 A JP25001283 A JP 25001283A JP S60142417 A JPS60142417 A JP S60142417A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａ） 発明の技術分野
本発明は、所定の配列形式に従ってデータを記録する記
録媒体を有した磁気ディスク装置等の入出力装置と、計
算機等の上位処理装置との間における入出力制御方法に
関するものである。
録媒体を有した磁気ディスク装置等の入出力装置と、計
算機等の上位処理装置との間における入出力制御方法に
関するものである。
（ｂ） 技術の背景
この種の入出力装置、例えば磁気ディスク装置では、そ
の記録媒体となるディスクの各トラック上に、例えば第
１図に示すにうな配列形式に従つ゛Ｃデータス（記録さ
れる。この配列形式はカウント・キー・データ（Ｃｏｕ
ｎｔ Ｋ ｅＶＩ）ａｔａ：以下ＣＫＤという）形式と
いわれるものであり、磁気ディスク装置において一般的
に用いられる。
の記録媒体となるディスクの各トラック上に、例えば第
１図に示すにうな配列形式に従つ゛Ｃデータス（記録さ
れる。この配列形式はカウント・キー・データ（Ｃｏｕ
ｎｔ Ｋ ｅＶＩ）ａｔａ：以下ＣＫＤという）形式と
いわれるものであり、磁気ディスク装置において一般的
に用いられる。
これは、１〜ラツク上の始点く終点）を示すインデック
スの後に、そのトラックのシリンダ番号、トラック番号
等が記録されるホームアドレス（＋−Ｉ Ａ ）と、不
良交代１−ラックの情報の記録に利用されるカウンタ部
Ｃとデータ部りとから構成されるレコードＲＯとが配列
され、更にこのレコードＲＯの後にユーザーが直接利用
できるレコードＲ１，Ｒ２・・・が順次配列されるよう
になっている。そして、各レコードＲ１，Ｒ２・・・は
、それぞれカウンタ部Ｃ、キ一部に１デ一タ部りで構成
され、ぞのカウンタ部Ｃにはレコードの検索に利用する
ＩＤ情報と共に、次に続くキ一部にとデータ部りのバイ
ト数（Ｋ ｌ−。
スの後に、そのトラックのシリンダ番号、トラック番号
等が記録されるホームアドレス（＋−Ｉ Ａ ）と、不
良交代１−ラックの情報の記録に利用されるカウンタ部
Ｃとデータ部りとから構成されるレコードＲＯとが配列
され、更にこのレコードＲＯの後にユーザーが直接利用
できるレコードＲ１，Ｒ２・・・が順次配列されるよう
になっている。そして、各レコードＲ１，Ｒ２・・・は
、それぞれカウンタ部Ｃ、キ一部に１デ一タ部りで構成
され、ぞのカウンタ部Ｃにはレコードの検索に利用する
ＩＤ情報と共に、次に続くキ一部にとデータ部りのバイ
ト数（Ｋ ｌ−。
Ｄ Ｌ ）情報が記録され、キ一部Ｋにはカウント部Ｃ
で指定されるバイト数（ＫＬ）のキー情報がセットされ
、更にデータ部りにはカウント部Ｃで指定されるバイト
数（ＤＬ）のデータが記録される。このＪ：うな方式に
Ｊ：る磁気ディスクへの記憶操作は、第２図に示すよう
に中央処理装置（ＣＰＵ）からチャンネルプラグラムに
従って入出力制御装置であるヂトンネル（ＣＩ−１＞に
］コマンド情報 Ｃｈａｎｎｃ ｌ Ｃｏｍｍａｎｄ
Ｗ ｏｒｄ ：以下ＣＣＷという）が送られ、そのＣＣ
Ｗの内容に従って主記憶ｐｆｆｌＩｆｆｉ（ＭＳ）と入
出力装置＜ｌ１０）どの間でデータ転送を行うことによ
って実行されるが、レコードＲ１に対応するデータ転送
とレコードＲ２に対応するデータ転送との間には所定の
バイト数（例えば６１バイトの如ぎ）のギャップが設（
プられ、このギャップを有効に使いながら各レコードＲ
１，Ｒ２・・・におけるデータ転送が行われる。
で指定されるバイト数（ＫＬ）のキー情報がセットされ
、更にデータ部りにはカウント部Ｃで指定されるバイト
数（ＤＬ）のデータが記録される。このＪ：うな方式に
Ｊ：る磁気ディスクへの記憶操作は、第２図に示すよう
に中央処理装置（ＣＰＵ）からチャンネルプラグラムに
従って入出力制御装置であるヂトンネル（ＣＩ−１＞に
］コマンド情報 Ｃｈａｎｎｃ ｌ Ｃｏｍｍａｎｄ
Ｗ ｏｒｄ ：以下ＣＣＷという）が送られ、そのＣＣ
Ｗの内容に従って主記憶ｐｆｆｌＩｆｆｉ（ＭＳ）と入
出力装置＜ｌ１０）どの間でデータ転送を行うことによ
って実行されるが、レコードＲ１に対応するデータ転送
とレコードＲ２に対応するデータ転送との間には所定の
バイト数（例えば６１バイトの如ぎ）のギャップが設（
プられ、このギャップを有効に使いながら各レコードＲ
１，Ｒ２・・・におけるデータ転送が行われる。
ところで、中央処理装置（ＣＰｔＪ）からチャンネル（
ＣＩ−１）に送られるＣＣＷの中には、主記憶装置（Ｍ
Ｓ）と入出力装置（Ｉｌｏ）との間でデータ転送を行う
べきコマンド情報（ＷＣＫＤ）の他にＴｉｃ （Ｔ ｒ
ａｎｓｆｅｒ １ｎｃｈａｎｎｅｌ ）コマンドがあり
、Ｔｉｃ命令があるとＣＣＷで指定される別の場所から
ＣＣＷが取り出され、実行される。このような、Ｗ Ｃ
Ｋ ＋）情報を持つＣＣＷと’７−ｉｃ情報を持つＣＣ
Ｗとを包含するチャンネルプラグラムにあ−）では、Ｔ
ＩＣ処理後のデータ転送においてオーバーランが発生し
ない様、特に配慮する必要がある。
ＣＩ−１）に送られるＣＣＷの中には、主記憶装置（Ｍ
Ｓ）と入出力装置（Ｉｌｏ）との間でデータ転送を行う
べきコマンド情報（ＷＣＫＤ）の他にＴｉｃ （Ｔ ｒ
ａｎｓｆｅｒ １ｎｃｈａｎｎｅｌ ）コマンドがあり
、Ｔｉｃ命令があるとＣＣＷで指定される別の場所から
ＣＣＷが取り出され、実行される。このような、Ｗ Ｃ
Ｋ ＋）情報を持つＣＣＷと’７−ｉｃ情報を持つＣＣ
Ｗとを包含するチャンネルプラグラムにあ−）では、Ｔ
ＩＣ処理後のデータ転送においてオーバーランが発生し
ない様、特に配慮する必要がある。
（ｃ） 従来技術とその問題点
第２図に示すようなデータ転送機構で第３図に示すよう
なチャンネルプラグラムを実行させるものとする。この
図において、チャンネルプログラムはｃ ｃ ｗ■、Ｃ
ＣＷ■、ｃｃｗ■の３個のＣＣＷを包含し、ＣＣＷ■は
データＡを転送ずべきコマンド情報、ＣＣＷ■は］−Ｉ
Ｃ情報、ＣＣＷ■はデータ［３を転送ずべきコマンド情
報を有づる。従来では、このようなチャンネルプラグラ
ムに基づいて、ヂｔ７ンネル（ＣＩ−１）は次の様に動
作していた。
なチャンネルプラグラムを実行させるものとする。この
図において、チャンネルプログラムはｃ ｃ ｗ■、Ｃ
ＣＷ■、ｃｃｗ■の３個のＣＣＷを包含し、ＣＣＷ■は
データＡを転送ずべきコマンド情報、ＣＣＷ■は］−Ｉ
Ｃ情報、ＣＣＷ■はデータ［３を転送ずべきコマンド情
報を有づる。従来では、このようなチャンネルプラグラ
ムに基づいて、ヂｔ７ンネル（ＣＩ−１）は次の様に動
作していた。
第１の操作
ＣＣＷをフ〕−ツヂし、データアドレスについて論理ア
ドレスから実アドレスへの動的変換（Ｄ ｙｎａｍｉｃ
Ａ ｄｒｅｓｓ Ｔ ｒａｎｓｌａｔｉｏｎ ：以下
［）ＡＴという）を行う。
ドレスから実アドレスへの動的変換（Ｄ ｙｎａｍｉｃ
Ａ ｄｒｅｓｓ Ｔ ｒａｎｓｌａｔｉｏｎ ：以下
［）ＡＴという）を行う。
第２の操作
ＣＣＷ■で指定された通り、主記憶装置（ＭＳ）と入出
力装置（ｒｌｏ）との間でデータＡの転送を行なう。
力装置（ｒｌｏ）との間でデータＡの転送を行なう。
第３の操作
ＣＣＷのアドレスＤＡＴを行なう。
第４の操作
ＣＣＷ■をフェッチする。
第５の操作
ＯＣＷ■はＴｉｃＩＣ情報するから、このＴ１ｃ情報に
基づいたＴｉｃ処理が他のｙ−ｖンネルプログラムに従
って実行される。
基づいたＴｉｃ処理が他のｙ−ｖンネルプログラムに従
って実行される。
第６の操作
ＣＣＷのアドレスＤＡＴを行なう。
第７の操作
ＣＣＷ■をフェッチし、データアドレスについてＤＡＴ
を行なう。
を行なう。
第８の操作
ＣＣＷ■で指定された通り、主記憶装置（ＭＳ）と入出
力装置（Ｉｌｏ）・どの間でデータＢの転送を行なう。
力装置（Ｉｌｏ）・どの間でデータＢの転送を行なう。
かかる、チャンネル（ＣＨ）にお（プる第１乃至第８の
操作を磁気ディスクの１〜ラツク」−に照らしてみると
、第４図に示すようになる。この図から−ｂわかるよう
に、データＡを転送してから、データＢを転送するまで
の各操作（上の例では第３の操作から第７の操作まで）
は、磁気ディスク上ではギャップ（ＧＡＰ）時間内に行
なわれる。なお第４図中、符号τは、ギャップ（ＧＡＰ
）内での各操作が行なわれた後データＢの転送が行なわ
れるまでの、余裕時間を示す。
操作を磁気ディスクの１〜ラツク」−に照らしてみると
、第４図に示すようになる。この図から−ｂわかるよう
に、データＡを転送してから、データＢを転送するまで
の各操作（上の例では第３の操作から第７の操作まで）
は、磁気ディスク上ではギャップ（ＧＡＰ）時間内に行
なわれる。なお第４図中、符号τは、ギャップ（ＧＡＰ
）内での各操作が行なわれた後データＢの転送が行なわ
れるまでの、余裕時間を示す。
しかしながら、このにうな従来のシステムにおける操作
ではＴｉｃ５１！ｌ理が行なわれた際、チャンネルの競
合等が起る場合があり、これによってギャップの時間内
にチェーン・コマンド処理が終了出来ずコマンドオーバ
ーランが発生する可能性があった。
ではＴｉｃ５１！ｌ理が行なわれた際、チャンネルの競
合等が起る場合があり、これによってギャップの時間内
にチェーン・コマンド処理が終了出来ずコマンドオーバ
ーランが発生する可能性があった。
（ｄ） 発明の目的
本発明は、このような従来の問題点に着目してなされた
もので、その目的は、Ｔｉｃ情報を有づるＣＣＷを包含
するチャンネルプログラムを実行するに当って、主記憶
装置と入出力装置との間のデータ転送を行う際にコマン
ドオーバーランの発生を防止するようにした入出力制御
方法を提供することにより、上記従来の問題点を解決す
ることである。
もので、その目的は、Ｔｉｃ情報を有づるＣＣＷを包含
するチャンネルプログラムを実行するに当って、主記憶
装置と入出力装置との間のデータ転送を行う際にコマン
ドオーバーランの発生を防止するようにした入出力制御
方法を提供することにより、上記従来の問題点を解決す
ることである。
Ｔｅ） 発明の構成
本発明は上記目的を達成するため、主記憶装置と入出力
ＨＶＩとの間に設置されると共に、中央処理装置に接続
され、当該中央処理装置からのコマンド情報即ちＣＣＷ
に基づいて記憶装置と入出力装置どの間でデータの転送
を行う入出力制御装置において、成るコマンド情報に基
づくデータ転送中に次のコマンド情報（これを特にネク
ストＣＣＷという）を呼出し、当該コマンド情報で指定
されるアドレスに対してアドレス変換を行ない、上記デ
ータ転送と次のデータ転送との間のギャップ内における
余裕時間を増加させた入出力製部方法を要旨とするもの
である。そして、かかる入出力制御方法は、主記憶装置
と入出力装置との間に接続されたデータバッファと、主
記憶装置及びデータバッファ間のデータ転送を実行する
記憶制御部と、データバッフ１及び入出力装置間の制御
を行なうインタフェース制御部とを有する入出力制御装
置において、記憶制御部とインタフェース制御部との間
に、成るコマンド情報の次のコマンド情報のアドレスが
ページクロスする事を示す手段と、主記憶装置と入出力
装置との間のデータの転送方向を検知する手段と、デー
タバッファ内に格納されたデータの伍を測定する手段と
、主記憶装置からデータバッファへのデータ転送の終了
を検知する手段とを接続し、これらの手段にょる検知結
果に基づいてコマンド情報アドレスのアドレス変換を行
なうことにより実施することができる。
ＨＶＩとの間に設置されると共に、中央処理装置に接続
され、当該中央処理装置からのコマンド情報即ちＣＣＷ
に基づいて記憶装置と入出力装置どの間でデータの転送
を行う入出力制御装置において、成るコマンド情報に基
づくデータ転送中に次のコマンド情報（これを特にネク
ストＣＣＷという）を呼出し、当該コマンド情報で指定
されるアドレスに対してアドレス変換を行ない、上記デ
ータ転送と次のデータ転送との間のギャップ内における
余裕時間を増加させた入出力製部方法を要旨とするもの
である。そして、かかる入出力制御方法は、主記憶装置
と入出力装置との間に接続されたデータバッファと、主
記憶装置及びデータバッファ間のデータ転送を実行する
記憶制御部と、データバッフ１及び入出力装置間の制御
を行なうインタフェース制御部とを有する入出力制御装
置において、記憶制御部とインタフェース制御部との間
に、成るコマンド情報の次のコマンド情報のアドレスが
ページクロスする事を示す手段と、主記憶装置と入出力
装置との間のデータの転送方向を検知する手段と、デー
タバッファ内に格納されたデータの伍を測定する手段と
、主記憶装置からデータバッファへのデータ転送の終了
を検知する手段とを接続し、これらの手段にょる検知結
果に基づいてコマンド情報アドレスのアドレス変換を行
なうことにより実施することができる。
以下本発明の実施例を添付の図面を参照して説明する。
（ｆ） 発明の実施例
第５図及び第６図は本発明の一実施例を示す図である。
このうち、第５図は、本発明を実施するための入出力制
御装置即ちチャンネル（ＣＨ’）の構成を示す図である
。このチャンネル（ＣＩ−１）は、主記憶装置（ＭＳ）
からのデータを保持するデータレジスタ１ｏと、このデ
ータレジスタ１０に接続されて主記憶装置（ＭＳ）から
の転送用のデータが格納されるデータバッファ１１ど、
データレジスタ１ｏに接続されてこのデータレジスタ１
０をコン１−ロールすることにより主記憶装置（ＭＳ）
及びデータバッファ１１間のデータ転送を・実行する記
憶制御部 （Ｓｔｒａｇｅ Ｃｏｎｔｒｏｌ Ｐ ｒｏｃｅｓｓｏ
ｒ） １５と、この記憶制御部１５からの信号に基づい
てデータバッファ１１及び入出力装置（１／○）間の制
御を行なうインタフェース制御部１９とを基本構成要素
としている。データバッファのアドレス部には、主記憶
装置（ＭＳ）からフェッチされたデータをデータバッフ
ァ１１に書込むためのアドレス指定を行うメモリ・バイ
トアドレスポインタ（Ｍ ＱｍｒＶ −Ｂ Ｖｔｅ Ａ
ｄｄｒｅｓｓ Ｐ ｏｒｎｔｅｒ ：以下ＭＢＡポイ
ンタという）１２と、データバッファ１１よりＩ１０イ
ンタフェース経由でディスクパックコントローラの様な
入出力装置へデータをフェッチするためのアドレス指定
を行うインプットアウトプット・バイトアドレスポイン
タ（■／ ０−１３ ｙｔｅ Ａ ｄｄｒｅｓｓ Ｐ
ｏｉｎｔｅｒ ：以下ＴＢＡポインタという）１３とが
接続される。これらＭＢＡポインタ１２及びＩＢＡポイ
ンタ１３からは、それぞれのアト１ノス部のアドレス情
報が比較器１４に送出され、この比較器１４においてデ
ータバッファ１１内に格納されたデータの数量がＭＢＡ
−ＩＳＡの形で算出され、この算出結果に基づいてイン
タフェース制御部１９を作動させる。また、記憶制御部
１５とインタフェース制御部１９との間には、ネクスト
ＣＣＷのアドレスがページク［］スするか否かによって
オン或はオス作動し、上記ページクロスを示す手段であ
るフリップ・フロップ回路１６と、主記憶装置（ＭＳ）
と入出力装置（Ｉｌｏ）との間にお【プるデータ転送が
読出し操作によるものであるか又は書込み操作によるも
のであるか、即ち当該データ転送の方向を検知する手段
であるリード・ライトフリップフロップ１７と、記憶制
御部１５がＣＣＷで指定されたデータを主記憶装置（、
ＭＳ）とデータバッファ１１どの間でデータ転送するに
際して、上記ＣＣＷで指定されたデータを全て転送し終
った時にオン作動し、このデータ転送の終了を検知する
手段であるバイトカウンタ１８とが相互に並列の関係に
接続されている。
御装置即ちチャンネル（ＣＨ’）の構成を示す図である
。このチャンネル（ＣＩ−１）は、主記憶装置（ＭＳ）
からのデータを保持するデータレジスタ１ｏと、このデ
ータレジスタ１０に接続されて主記憶装置（ＭＳ）から
の転送用のデータが格納されるデータバッファ１１ど、
データレジスタ１ｏに接続されてこのデータレジスタ１
０をコン１−ロールすることにより主記憶装置（ＭＳ）
及びデータバッファ１１間のデータ転送を・実行する記
憶制御部 （Ｓｔｒａｇｅ Ｃｏｎｔｒｏｌ Ｐ ｒｏｃｅｓｓｏ
ｒ） １５と、この記憶制御部１５からの信号に基づい
てデータバッファ１１及び入出力装置（１／○）間の制
御を行なうインタフェース制御部１９とを基本構成要素
としている。データバッファのアドレス部には、主記憶
装置（ＭＳ）からフェッチされたデータをデータバッフ
ァ１１に書込むためのアドレス指定を行うメモリ・バイ
トアドレスポインタ（Ｍ ＱｍｒＶ −Ｂ Ｖｔｅ Ａ
ｄｄｒｅｓｓ Ｐ ｏｒｎｔｅｒ ：以下ＭＢＡポイ
ンタという）１２と、データバッファ１１よりＩ１０イ
ンタフェース経由でディスクパックコントローラの様な
入出力装置へデータをフェッチするためのアドレス指定
を行うインプットアウトプット・バイトアドレスポイン
タ（■／ ０−１３ ｙｔｅ Ａ ｄｄｒｅｓｓ Ｐ
ｏｉｎｔｅｒ ：以下ＴＢＡポインタという）１３とが
接続される。これらＭＢＡポインタ１２及びＩＢＡポイ
ンタ１３からは、それぞれのアト１ノス部のアドレス情
報が比較器１４に送出され、この比較器１４においてデ
ータバッファ１１内に格納されたデータの数量がＭＢＡ
−ＩＳＡの形で算出され、この算出結果に基づいてイン
タフェース制御部１９を作動させる。また、記憶制御部
１５とインタフェース制御部１９との間には、ネクスト
ＣＣＷのアドレスがページク［］スするか否かによって
オン或はオス作動し、上記ページクロスを示す手段であ
るフリップ・フロップ回路１６と、主記憶装置（ＭＳ）
と入出力装置（Ｉｌｏ）との間にお【プるデータ転送が
読出し操作によるものであるか又は書込み操作によるも
のであるか、即ち当該データ転送の方向を検知する手段
であるリード・ライトフリップフロップ１７と、記憶制
御部１５がＣＣＷで指定されたデータを主記憶装置（、
ＭＳ）とデータバッファ１１どの間でデータ転送するに
際して、上記ＣＣＷで指定されたデータを全て転送し終
った時にオン作動し、このデータ転送の終了を検知する
手段であるバイトカウンタ１８とが相互に並列の関係に
接続されている。
かかる構成を有するチャンネル（ＣＨ）によって人出力
制御を行う場合について説明する。
制御を行う場合について説明する。
第３図に示ずヂＶンネルプラグラムの実行に際して、イ
ンタフェース制御部１９は第６図に示すフローヂャート
に従って作動する。即ち、上記チャンネルプラグラムの
実行操作中において、ＣＣＷ■の指令に基づくデータＡ
の転送が開始されると、記憶制御部１５は、ネクストＣ
ＣＷであるＣＣＷ■を中央処理装置（ＣＰＵ）からの指
令によってフェッチする。そして、このＣＣＷ■がペー
ジクロスすると認識した時はフリップ・フロップ回路１
６をオンにする。また、リード・ライ１〜フリツプフロ
ツプ１７は、その作動によって主記憶装置（ＭＳ）と入
出力装置（Ｉｌｏ）との間のデータ転送の方向を検出し
、リード状態であればインタフェース制御部１９は記憶
制御部１５にｒＤＡＴＪ指令を出してフリップフロップ
回路１６をオフにする。上記リード・ライ１〜フリツプ
７０ツブ１７がライト状態を検出したとぎは、バイトカ
ウンタ１８を調べ、ＢＣ＝Ｏならばインタフェース制御
部１９は記憶制御部１５にｒＤＡＴｊ指令を出してフリ
ップフロップ回路１６をオフにする。他方ＢＣ≠Ｏなら
ば記憶制御部１５は主記憶装置（ＭＳ）とデータバッフ
ァ１１との間のデータ転送を引続き行うが、データを全
て転送し終らない間であっても、比較器１４にお（プる
算出結果が、 ＭＢＡ−ＩＢＡ＞Ａ Ａ：チャンネル（ＣＩ−１）がＤＡＴを行っている間、
データ転送が行なわれてもデータバッファが空にならな
い値、 であれば、インタフェース制御部１９は記憶制御部１５
に「ＤＡＴ」指令を出してフリップフロップ回路１６を
オフにする。なお、上記ＭＢＡ−ＩＢΔの値がＡに達し
ていないときは、インタフェース制御部１９からのｒ
Ｄ Ａ Ｔ ｊ指令は保留され、再びＢＣ＝Ｏかどうか
を調べ、更にＢＣＣＯＯとぎはＭＢＡ−ＩＢＡの値を調
べるという操作が繰返される。
ンタフェース制御部１９は第６図に示すフローヂャート
に従って作動する。即ち、上記チャンネルプラグラムの
実行操作中において、ＣＣＷ■の指令に基づくデータＡ
の転送が開始されると、記憶制御部１５は、ネクストＣ
ＣＷであるＣＣＷ■を中央処理装置（ＣＰＵ）からの指
令によってフェッチする。そして、このＣＣＷ■がペー
ジクロスすると認識した時はフリップ・フロップ回路１
６をオンにする。また、リード・ライ１〜フリツプフロ
ツプ１７は、その作動によって主記憶装置（ＭＳ）と入
出力装置（Ｉｌｏ）との間のデータ転送の方向を検出し
、リード状態であればインタフェース制御部１９は記憶
制御部１５にｒＤＡＴＪ指令を出してフリップフロップ
回路１６をオフにする。上記リード・ライ１〜フリツプ
７０ツブ１７がライト状態を検出したとぎは、バイトカ
ウンタ１８を調べ、ＢＣ＝Ｏならばインタフェース制御
部１９は記憶制御部１５にｒＤＡＴｊ指令を出してフリ
ップフロップ回路１６をオフにする。他方ＢＣ≠Ｏなら
ば記憶制御部１５は主記憶装置（ＭＳ）とデータバッフ
ァ１１との間のデータ転送を引続き行うが、データを全
て転送し終らない間であっても、比較器１４にお（プる
算出結果が、 ＭＢＡ−ＩＢＡ＞Ａ Ａ：チャンネル（ＣＩ−１）がＤＡＴを行っている間、
データ転送が行なわれてもデータバッファが空にならな
い値、 であれば、インタフェース制御部１９は記憶制御部１５
に「ＤＡＴ」指令を出してフリップフロップ回路１６を
オフにする。なお、上記ＭＢＡ−ＩＢΔの値がＡに達し
ていないときは、インタフェース制御部１９からのｒ
Ｄ Ａ Ｔ ｊ指令は保留され、再びＢＣ＝Ｏかどうか
を調べ、更にＢＣＣＯＯとぎはＭＢＡ−ＩＢＡの値を調
べるという操作が繰返される。
かかる構成、作用によって、成るＣＣＷに基づくデータ
転送中に次のＣＣＷの内容を、検知する一方、上記酸る
ＣＣＷでのデータ転送状態を調べながらネクストＣＣＷ
のアドレスＤＡＴを行うようにしたから、データ転送が
妨害されること【まない。
転送中に次のＣＣＷの内容を、検知する一方、上記酸る
ＣＣＷでのデータ転送状態を調べながらネクストＣＣＷ
のアドレスＤＡＴを行うようにしたから、データ転送が
妨害されること【まない。
１） 発明の効果
以上Ｊ１明したように、本発明によれば主記憶装置ど入
出力装置との間でデータの転送を行うチャンネルにＪ３
いて、成るコマンド情報に基づくデータ転送中に次のコ
マンド情報で指定されるアト１ノスに対してアドレス変
換を行なうようにしたため、当該データ転送と次のデー
タ転送どの間のギャップ内にお（プる余裕時間を増加さ
せることが可能となり、チＶンネルと入出力装置との間
におけるコマンドオーバーランの発生を防止することが
出来る。
出力装置との間でデータの転送を行うチャンネルにＪ３
いて、成るコマンド情報に基づくデータ転送中に次のコ
マンド情報で指定されるアト１ノスに対してアドレス変
換を行なうようにしたため、当該データ転送と次のデー
タ転送どの間のギャップ内にお（プる余裕時間を増加さ
せることが可能となり、チＶンネルと入出力装置との間
におけるコマンドオーバーランの発生を防止することが
出来る。
第１図はディスク上におけるＣＫＤ形式のデータ配列を
示す説明図、第２図は記憶装置と入出力装置との間でデ
ータ転送を行なうための一般的なシステムを示すブロッ
ク図、第３図は所定のコマンド情報を包含する、チャン
ネルプログラムの一例を示す図、第４図は従来の方法に
より第３図に示されたチャンネルプラグラムを実行した
ときの操作を磁気ディスクの１へラック十に参照させた
図１．第５図は本発明を実施するためのヂＡ７ンネルの
構成を示す図、第６図は第５図に示されたチャンネルの
作動状態を示ず）「１−ヂャー１へである。 １０・・・データレジスタ １１・・・データバッファ
１２・・・ＭＢへポインタ １３・・・ＩＳＡポインタ
１４・・・比較器 １５・・・記憶制御部（ＳＣＰ）１
６・・・フリップ・フロップ回路 １７・・・リード・ライトフリップフロップ１８・・・
パイ１〜カウンタ １つ・・・インタフェース制御部 ＣＰＵ・・・中央処理装置 ＭＳ・・・主記憶装置 Ｃｌ−１・・・チャンネル（入出力制御装置）Ｉｌｏ・
・・入出力装置 特許出願人 富 士 通 株 式 会 社第 ［図 第２図 第３図 ｃｃｗ ＠ Ｗ 肩Ｐａｇｅ Ｂｏｕｎｄａｒｙ第４図 第５図
示す説明図、第２図は記憶装置と入出力装置との間でデ
ータ転送を行なうための一般的なシステムを示すブロッ
ク図、第３図は所定のコマンド情報を包含する、チャン
ネルプログラムの一例を示す図、第４図は従来の方法に
より第３図に示されたチャンネルプラグラムを実行した
ときの操作を磁気ディスクの１へラック十に参照させた
図１．第５図は本発明を実施するためのヂＡ７ンネルの
構成を示す図、第６図は第５図に示されたチャンネルの
作動状態を示ず）「１−ヂャー１へである。 １０・・・データレジスタ １１・・・データバッファ
１２・・・ＭＢへポインタ １３・・・ＩＳＡポインタ
１４・・・比較器 １５・・・記憶制御部（ＳＣＰ）１
６・・・フリップ・フロップ回路 １７・・・リード・ライトフリップフロップ１８・・・
パイ１〜カウンタ １つ・・・インタフェース制御部 ＣＰＵ・・・中央処理装置 ＭＳ・・・主記憶装置 Ｃｌ−１・・・チャンネル（入出力制御装置）Ｉｌｏ・
・・入出力装置 特許出願人 富 士 通 株 式 会 社第 ［図 第２図 第３図 ｃｃｗ ＠ Ｗ 肩Ｐａｇｅ Ｂｏｕｎｄａｒｙ第４図 第５図
Claims (1)
- 【特許請求の範囲】 １） も記憶装置と入出力装置との間に設置されると共
に、中央処理装置に接続され、当該中央処理装置からの
コマンド情報に基づいて記憶装置と入出力装置との開で
データの転送を行う入出力制御装置において、成るコマ
ンド情報に基づくデータ転送中に次のコマンド情報を呼
出し、当該コマンド情報で指定されるアドレスに対して
アドレス変換を行ない、上記データ転送ど次のデータ転
送との間のギャップ内における余裕時間を増加させたこ
とを特徴とするデータ処理装置における入出力制御方法
。 ２） 主記憶装置と入出力装置との間に接続されたデー
タバッファと、主記憶装装置及びデータバッファ間のデ
ータ転送を実行する記憶制御部と、データバッファ及び
入出力装置間の制御を行なうインタフェース制御部とを
有する入出力制御装置において、記憶制御部とインタフ
ェース制御部との間に、成るコマンド情報の次のコマン
ド情報のアドレスがページクロスする事を示ず手段と、
主記憶装置と入出力装置との間のデータの転送方向を検
知する手段と、データバッファ内に格納されたデータの
借を測定する手段ど、主記憶装置からデータバッファへ
のデータ転送の終了を検知する手段とを接続し、これら
の手段による検知結果に基づいてコマンド情報のアドレ
ス変換を行なうようにしたことを特徴とづるデータ処理
装置における人出か制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58250012A JPS60142417A (ja) | 1983-12-28 | 1983-12-28 | デ−タ処理装置における入出力制御方法及び装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58250012A JPS60142417A (ja) | 1983-12-28 | 1983-12-28 | デ−タ処理装置における入出力制御方法及び装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60142417A true JPS60142417A (ja) | 1985-07-27 |
Family
ID=17201528
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58250012A Pending JPS60142417A (ja) | 1983-12-28 | 1983-12-28 | デ−タ処理装置における入出力制御方法及び装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60142417A (ja) |
-
1983
- 1983-12-28 JP JP58250012A patent/JPS60142417A/ja active Pending
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