JPS60140736A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS60140736A JPS60140736A JP25066683A JP25066683A JPS60140736A JP S60140736 A JPS60140736 A JP S60140736A JP 25066683 A JP25066683 A JP 25066683A JP 25066683 A JP25066683 A JP 25066683A JP S60140736 A JPS60140736 A JP S60140736A
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- film
- wiring layer
- oxidation
- wiring
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は半導体装置、％（Ｃ低抵抗の配線層の製造方法
に関するものである。
に関するものである。
従来例の構成とその問題点
半導体装置は最近ます捷す高密度化、高性能化される傾
向にあり、そのために配線層の抵抗および配線層間の接
続抵抗が高くなり、素子特性を劣化させるという欠点が
あった。
向にあり、そのために配線層の抵抗および配線層間の接
続抵抗が高くなり、素子特性を劣化させるという欠点が
あった。
第１図にもとづいて従来例を説明する。−導電型半導体
基板１上に反対導電型不純物層２を形成し、前記不純物
層２と接続した第１の配線層たとえば多結晶配線層４を
形成する。３．５は絶縁膜である。配線層４は、第２の
配線層たとえばアルミニウム配線層６と接続される。か
かる構造では第１の配線層４である多結晶硅素膜の抵抗
が数十Ω／口と高くパターン巾が微細になると抵抗値が
高くなす、捷だ半導体基板および他の配線層との接続部
７および８の接続抵抗も高くなり素子特性を劣化させた
り、段差９が急峻でこの部分で断線が生じるという欠点
があった。
基板１上に反対導電型不純物層２を形成し、前記不純物
層２と接続した第１の配線層たとえば多結晶配線層４を
形成する。３．５は絶縁膜である。配線層４は、第２の
配線層たとえばアルミニウム配線層６と接続される。か
かる構造では第１の配線層４である多結晶硅素膜の抵抗
が数十Ω／口と高くパターン巾が微細になると抵抗値が
高くなす、捷だ半導体基板および他の配線層との接続部
７および８の接続抵抗も高くなり素子特性を劣化させた
り、段差９が急峻でこの部分で断線が生じるという欠点
があった。
近年、上記欠点を改良するため、第１配線層としてシー
ト抵抗値が数９７口以下の高融点金属が用いられる。し
かし、第２図に示すようにＭＯＳトランジスタのゲート
部分１１は高融点金属および外部からのアルカリイオン
の侵入防止のため第２図に示すように多結晶シリコン１
２と高融点金属の二層構造とする必要がある。壕だ不純
物層２と他の配線１７との接続部１８および１９は接続
抵抗を下げるため、高融点金属１４と接続するようにし
ておく必要があった。かかる方法では第２図（Ａ）のの
ち、多結晶シリコン１２のパターン１３の形成後ＣＢ）
、高融点金属１４を形成するだめ（Ｃ）、高融点金属１
４と多結晶シリコンとの界面１５に酸化膜が形成されや
すく、素子特性を劣化させるという欠点があった。第２
図においで、１０．１６は酸化膜、（（１）の１７は第
２の配線層である。
ト抵抗値が数９７口以下の高融点金属が用いられる。し
かし、第２図に示すようにＭＯＳトランジスタのゲート
部分１１は高融点金属および外部からのアルカリイオン
の侵入防止のため第２図に示すように多結晶シリコン１
２と高融点金属の二層構造とする必要がある。壕だ不純
物層２と他の配線１７との接続部１８および１９は接続
抵抗を下げるため、高融点金属１４と接続するようにし
ておく必要があった。かかる方法では第２図（Ａ）のの
ち、多結晶シリコン１２のパターン１３の形成後ＣＢ）
、高融点金属１４を形成するだめ（Ｃ）、高融点金属１
４と多結晶シリコンとの界面１５に酸化膜が形成されや
すく、素子特性を劣化させるという欠点があった。第２
図においで、１０．１６は酸化膜、（（１）の１７は第
２の配線層である。
発明の目的
本発明は、高密度・高集積化が可能でかつ配線抵抗およ
び他の配線との接続抵抗が小さい半導体装置の製造方法
を提供するものである。
び他の配線との接続抵抗が小さい半導体装置の製造方法
を提供するものである。
発明の構成
本発明は、多結晶シリコン膜と金属シリサイド膜の二層
膜からなる配線において、多結晶シリコン膜と金属シリ
サイド膜を連続的に形成し、耐酸化性被膜を形成して多
結晶シリコン層を酸化する工程を用いることにより、抵
抗値および他の配線との接続抵抗を小さくかつ表面を平
担にすることを可能とするものである。
膜からなる配線において、多結晶シリコン膜と金属シリ
サイド膜を連続的に形成し、耐酸化性被膜を形成して多
結晶シリコン層を酸化する工程を用いることにより、抵
抗値および他の配線との接続抵抗を小さくかつ表面を平
担にすることを可能とするものである。
実施例の説明
第３図にもとづいて本発明の一実施例を説明する〇
一導電型半導体基板１に形成された反対導電型不純物層
２と接続し、かつゲート酸化膜１１上のゲート電極を兼
用する配線層の形成において、前記基板上に多結晶シリ
コン膜２１およびモリブデンあるいはタングステン等の
金属シリサイド膜２２乞連続して形成する（Ａ）。次に
通常の写真食刻技術で前記多結晶シリコン膜２１および
金属シリサイド膜２２からなる二層膜に同じパターン２
３および２４を形成する（Ｂ）。次に前記二層膜パター
ン２３．２４の所定領域たとえばゲート酸化膜１１上に
耐酸化性被膜２５を形成する（Ｃ） ｏ耐酸化性被膜２
５を酸化マスクとして、前記二層膜上に高温酸素雰囲気
中で酸化膜２６を形成する（ｄ）。このとき、金属シリ
サイド膜パターン２４は酸化されず、膜２６で覆われて
いない金属シリサイド膜パターン２４の下部の多結晶硅
素膜２３のみが上部の金属シリサイド膜パターン２４中
を通過し、二層膜表面で酸素と反応し、２４上に二酸化
シリコン膜２６が形成される。
２と接続し、かつゲート酸化膜１１上のゲート電極を兼
用する配線層の形成において、前記基板上に多結晶シリ
コン膜２１およびモリブデンあるいはタングステン等の
金属シリサイド膜２２乞連続して形成する（Ａ）。次に
通常の写真食刻技術で前記多結晶シリコン膜２１および
金属シリサイド膜２２からなる二層膜に同じパターン２
３および２４を形成する（Ｂ）。次に前記二層膜パター
ン２３．２４の所定領域たとえばゲート酸化膜１１上に
耐酸化性被膜２５を形成する（Ｃ） ｏ耐酸化性被膜２
５を酸化マスクとして、前記二層膜上に高温酸素雰囲気
中で酸化膜２６を形成する（ｄ）。このとき、金属シリ
サイド膜パターン２４は酸化されず、膜２６で覆われて
いない金属シリサイド膜パターン２４の下部の多結晶硅
素膜２３のみが上部の金属シリサイド膜パターン２４中
を通過し、二層膜表面で酸素と反応し、２４上に二酸化
シリコン膜２６が形成される。
したがって第４図（Ｃ）に示すように、耐酸化性被膜２
５を形成しである部分は多結晶硅素膜２３と金属シリサ
イド膜パターン２４の二層膜となり、他の領域は金属シ
リサイド膜パターン２４の一層膜となる。次に第２の配
線層との接続のだめの開孔部２Ｂを形成したのち、第２
の配線層２７を形成する。
５を形成しである部分は多結晶硅素膜２３と金属シリサ
イド膜パターン２４の二層膜となり、他の領域は金属シ
リサイド膜パターン２４の一層膜となる。次に第２の配
線層との接続のだめの開孔部２Ｂを形成したのち、第２
の配線層２７を形成する。
第２の実施例を第４図に示す。
第１の実施例と同様に多結晶シリコン膜２３と金属シリ
コン膜パターン２４の二層膜を形成したのち、ゲート酸
化シリコン膜１１以外の凹部たとえば基板１１上の不純
物層２との接続部３０などにも耐酸化性被膜２６を形成
して前記二層膜を酸化してパターン２４下の多結晶シリ
コン膜を酸化して二酸化シリコン膜２６を形成する（Ｂ
）。次に耐酸化性被膜２５および二酸化シリコン膜２６
を除去する（Ｃ）。前記基板上の凹部（接続部３０）は
多結晶シリコン膜２３と金属シリコンパターン２４の二
層膜となり、凸部では金属シリコン膜２４パターンのみ
の一層膜となり、表面を平担にすることができる。
コン膜パターン２４の二層膜を形成したのち、ゲート酸
化シリコン膜１１以外の凹部たとえば基板１１上の不純
物層２との接続部３０などにも耐酸化性被膜２６を形成
して前記二層膜を酸化してパターン２４下の多結晶シリ
コン膜を酸化して二酸化シリコン膜２６を形成する（Ｂ
）。次に耐酸化性被膜２５および二酸化シリコン膜２６
を除去する（Ｃ）。前記基板上の凹部（接続部３０）は
多結晶シリコン膜２３と金属シリコンパターン２４の二
層膜となり、凸部では金属シリコン膜２４パターンのみ
の一層膜となり、表面を平担にすることができる。
前記第１および第２の実施例において、耐酸化性被膜２
６として高融点金属膜を使用し、この高融点金属が還元
反応をし、多結晶シリコン膜２３が酸化反応をするよう
な水素を含む高温酸素雰囲気中で酸化することにより、
酸化シリコン膜２６を形成してもよい。
６として高融点金属膜を使用し、この高融点金属が還元
反応をし、多結晶シリコン膜２３が酸化反応をするよう
な水素を含む高温酸素雰囲気中で酸化することにより、
酸化シリコン膜２６を形成してもよい。
さらに他の実施例を第５図に示す。第５図（Ａ）に示す
ように本発明に°よれば、他の配線層１７との接続部に
多結晶シリコン膜２３を形成でき、まだ第６図の）に示
すように配線層内で異なった膜厚部分３０．３１を有す
る多結晶シリコン膜２３を形成できる。
ように本発明に°よれば、他の配線層１７との接続部に
多結晶シリコン膜２３を形成でき、まだ第６図の）に示
すように配線層内で異なった膜厚部分３０．３１を有す
る多結晶シリコン膜２３を形成できる。
発明の効果
本発明によれば、配線層の抵抗は金属シリサイド膜で決
定されるため、低い抵抗値の配線層を形成することがで
きる。また、起伏のはげしい基板上でも凹部に多結晶硅
素膜を形成できるため第３図（Ｇ）に示すように金属シ
リサイド膜の配線層を平担にでき、実効的な配線長を短
かくすることができる。同時に配線層形成後の表面も平
担になり、重ねて第２の配線層を形成した場合でも第２
の配線層を断線させずに容易に形成することができる。
定されるため、低い抵抗値の配線層を形成することがで
きる。また、起伏のはげしい基板上でも凹部に多結晶硅
素膜を形成できるため第３図（Ｇ）に示すように金属シ
リサイド膜の配線層を平担にでき、実効的な配線長を短
かくすることができる。同時に配線層形成後の表面も平
担になり、重ねて第２の配線層を形成した場合でも第２
の配線層を断線させずに容易に形成することができる。
程断面図、第３図（Ａ）〜中）、第４図（ム）〜（Ｃ）
は本発明の実施例の配線形成工程の断面図、第５図（Ａ
）、（Ｂ）は本発明により形成された他の配線構造の断
面図である。 １・・・・・・半導体基板、１７・・・・・・第２の配
線層、２３．２４・・・・・多結晶シリコン、金属シリ
サイド膜パターン、２５・・・・・・耐酸化性被膜、２
６・・・・・・二酸化シリコン膜。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名菓
３ 図 第４図 第 ５ （２）
は本発明の実施例の配線形成工程の断面図、第５図（Ａ
）、（Ｂ）は本発明により形成された他の配線構造の断
面図である。 １・・・・・・半導体基板、１７・・・・・・第２の配
線層、２３．２４・・・・・多結晶シリコン、金属シリ
サイド膜パターン、２５・・・・・・耐酸化性被膜、２
６・・・・・・二酸化シリコン膜。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名菓
３ 図 第４図 第 ５ （２）
Claims (3)
- （１） 半導体基板上に多結晶シリコン膜および金属シ
リサイド膜を重ねて順に形成し、第１の配線層を形成す
る工程と、前記第１の配線層上に選択的に耐酸化性被膜
を形成する工程と、前記第１の配線層を選択的に酸化す
る工程とを含むことを特徴とする半導体装置の製造方法
。 - （２） 耐酸化性被膜として、耐酸化性絶縁膜を使用し
、第１の配線層を選択的に酸化した後、前記耐酸化性絶
縁膜を除去し、第２の配線層を形成する。ことを特徴と
する特許請求の範囲第１項に記載の半導体装置の製造方
法。 - （３）耐酸化性被膜として高融点金属を使用し、前記高
融点金属が還元反応しかつ第１の配線層が酸化反応を生
ずる条件で第１の配線層を酸化することを特徴とする特
許請求の範囲第２項に記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25066683A JPS60140736A (ja) | 1983-12-27 | 1983-12-27 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25066683A JPS60140736A (ja) | 1983-12-27 | 1983-12-27 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60140736A true JPS60140736A (ja) | 1985-07-25 |
| JPH0480535B2 JPH0480535B2 (ja) | 1992-12-18 |
Family
ID=17211237
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25066683A Granted JPS60140736A (ja) | 1983-12-27 | 1983-12-27 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60140736A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5314580A (en) * | 1976-07-26 | 1978-02-09 | Hitachi Ltd | Production of semiconductor device |
| JPS5413283A (en) * | 1977-06-30 | 1979-01-31 | Ibm | Method of forming metal silicide layer on substrate |
-
1983
- 1983-12-27 JP JP25066683A patent/JPS60140736A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5314580A (en) * | 1976-07-26 | 1978-02-09 | Hitachi Ltd | Production of semiconductor device |
| JPS5413283A (en) * | 1977-06-30 | 1979-01-31 | Ibm | Method of forming metal silicide layer on substrate |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0480535B2 (ja) | 1992-12-18 |
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