JPS60140146U - メモリ制御回路 - Google Patents

メモリ制御回路

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Publication number
JPS60140146U
JPS60140146U JP2386484U JP2386484U JPS60140146U JP S60140146 U JPS60140146 U JP S60140146U JP 2386484 U JP2386484 U JP 2386484U JP 2386484 U JP2386484 U JP 2386484U JP S60140146 U JPS60140146 U JP S60140146U
Authority
JP
Japan
Prior art keywords
predetermined
control circuit
memory control
memory
memories
Prior art date
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Pending
Application number
JP2386484U
Other languages
English (en)
Inventor
石渡　直樹
孝一 田岸
Original Assignee
日本電気ホームエレクトロニクス株式会社
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Publication date
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Pending legal-status Critical Current

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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【図面の簡単な説明】
第１図は本考案の一実施例によるメモリ制御回路の回路
図、および第２図は第１図の各部の信号のタイミングチ
ャートである。 １〜４・・・・・・メモリ、５・・・・・・共通アドレ
スバス、６・・・・・・共通メモリデータバス、１１〜
．１４・・曲ラッチレジスタ、１６・・・・・・セレク
タ、１８・・・・・・デコーダ、１９・・・・・・カウ
ンタ、２０・・・・・・デコーダ。

Claims (2)

    【実用新案登録請求の範囲】
  1. （１）１つの所定読出しサイクル中に１つの所定データ
    を読み出すため複数のメモリを同時にアク、　　セスし
    てそれらメモリからの部分データを所定ワンチップ回路
    に取り込むメモリ制御回路において、 １もの共通メモリデータバスを介して前記ワンチップ回
    路の所定ピンを前記複数のメモリのそれぞれのデータ端
    子に接続し、前記読出しサイクル中に前記複数のメモリ
    を順次イネーブル林態にするシーケンサ回路を備えるこ
    とを特徴とするメモリ制御回路。
  2. （２）前記シーケンサ回路は所定の読出し可能化信号に
    応答して所定のクロック信号をカウントするカウンタと
    、前記カウンタのカウント値をデコードしてその複数の
    出力端子のそれぞれに対応したメモリをイネーブル状態
    にするための信号を、順次出力するデコーダとからなる
    、実用新案登録請求の範囲第１項に記載のメモリ制御回
    −路。
JP2386484U 1984-02-23 1984-02-23 メモリ制御回路 Pending JPS60140146U (ja)

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JP2386484U JPS60140146U (ja) 1984-02-23 1984-02-23 メモリ制御回路

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JPS60140146U true JPS60140146U (ja) 1985-09-17

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ID=30517485

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