JPS6012667B2 - processor unit - Google Patents

processor unit

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JPS6012667B2
JPS6012667B2 JP12415275A JP12415275A JPS6012667B2 JP S6012667 B2 JPS6012667 B2 JP S6012667B2 JP 12415275 A JP12415275 A JP 12415275A JP 12415275 A JP12415275 A JP 12415275A JP S6012667 B2 JPS6012667 B2 JP S6012667B2
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JP
Japan
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control
bus
dma
processor unit
cpu
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JP12415275A
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JPS5248442A (en
Inventor
清吾 鈴木
精治 江口
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Toshiba Corp
Original Assignee
Tokyo Shibaura Electric Co Ltd
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Publication date
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Description

【発明の詳細な説明】 この発明はマイクロコンピュータに用いられるプロセッ
サユニットに関する。
DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a processor unit used in a microcomputer.

近年、情報処理システムに於いては、半導体技術の進歩
に伴い、チップサイズ化されたマイクロプロセッサ(以
下単にプロセッサと呼称する)が広く普及してきた。
In recent years, in information processing systems, chip-sized microprocessors (hereinafter simply referred to as processors) have become widespread as semiconductor technology advances.

これに伴ってシステムを構成する1/0(入出力)機器
も多岐に亘リブロセッサの処理動作速度に比して1/0
機器の動作速度が速いものも種々出現している。このよ
うにプロセッサよりも1/0機器の動作速度が速い場合
、プロセッサを介して、その都度1/0機器とメインメ
モリとの間でデータ転送を行なったのでは、デ・−タ転
送効率の悪化を招くことになる。そこでこれを解決する
手段としてダイレクトメモリアクセス(DirectM
emoひAccess:以下DMAと呼称する)と呼ば
れる方式が採用される。このDMA方式はプロセッサ(
CPU)を介さずにメインメモリと1/0機器との間で
直接的にデータ転送が行なえ得るもので、これによりプ
ロセッサに対する負担の軽減、およびデータ転送効率の
向上等を計って有効かつ能率の良いデータ処理を実現し
ようとするものである。しかし、実際にこのDMA方式
を採用するにあたっては次のような問題点が生じる。す
なわち、DMAの実行中に於いてはDMAコントローラ
(以下DMACと呼称する)が、メインメモリおよびメ
モリバスを或る期間専有するので、上記〆ィンメモリバ
スを共用するCPUはその期間、動作を一時休止しなけ
ればならない。これを防ぐ手段としては次の2種の制御
方式が考えられる。すなわち、第1の制御方式は第1図
a,bに示す如くDMAの転送制御を優先し、DMA転
送が一旦終了するか、または1/○機器からピジィ(B
USY)信号が発せられて1/0機器が非準備(NOT
READY)状態となり、DMA転送が中断されている
ことを確認して、その非転送中の合い間にCPUがメモ
リおよびメモリバスを専有しプログラムを実行する。ま
た第2の制御方式は第2図a,bに示す如くDM〜転送
中に於いても、メモリバス動作の合い間を利用してCP
Uのメモリアクセス動作を割込ませる一種のサイクルス
チール制御である。この場合、上記第1の制御方式は、
制御が比較的容易であり、例えば第1図aに示す如くD
MA実行中であるが、休止中であるかを示すフラグを設
ければCPU側の制御は容易となる。しかし第1図bに
示す如くDMAが一旦動作を開始すると、CPUはその
時点から休止状態になってしまうので、プログラム処理
効率は低下する。一方、上記第2の制御方式は、見かけ
上の効率は良いが、CPUとDMACのバスオベレーシ
ョンを効率良く割付けていかないとタイミングロスを招
きしまた〜たとえ第2図bに示す如く交互に動作(サイ
クルスチール)した場合に於いてもバス切換判別動作に
伴う前後のロスタィムが生じるために実際には上記第1
の制御方式より効率が下がることも有り得る。すなわち
第4図aは上記第2の制御方式を実施した際のメモリバ
ス使用(専有)状態を示したもので、DMA、CPU共
にメモリバスを専有する際はメモリバス使用要求を発し
てからその要求が受付けられ、許可されるまでの期間(
リクエスト期間RS)を必要とし、その時間がロスタィ
ムとなってバス切換動作毎に付加されるため「実際にC
PU(またはDMAC)がデータ転送のためにバスを専
有できる期間は斜線で示す如く大幅に減少してしまう。
従って転送効率は上記第1の方式に比して期待する程良
くないのが実情である。更にこれに加えて第2図aに示
す如くCPUとDMACのバス動作をコントロールする
ための外部装置(コントローラ)が必要となり、従って
システム構成上ハードウェアが著しく複雑化する。この
発明は上記実情に鑑みなされたもので、単一チップ構成
のプロセッサユニット内に、DMAC機能およびこれに
付随するサイクルスチール制御機能を一体化した形で設
け、システム構成におけるハードウェアの負担を著しく
鮫減できるとともに、メモリバス使用効率の著しい向上
を計ることのできるプロセッサユニットを提供すること
を目的とする。
Along with this, the 1/0 (input/output) devices that make up the system are also 1/0 faster than the processing speed of the reprocessor.
Various types of devices have appeared that operate at high speeds. If the operating speed of the 1/0 device is faster than the processor, transferring data between the 1/0 device and the main memory each time via the processor will reduce the data transfer efficiency. This will lead to deterioration. Therefore, as a means to solve this problem, direct memory access (DirectM
A method called emohi Access (hereinafter referred to as DMA) is adopted. This DMA method uses a processor (
Data can be transferred directly between the main memory and 1/0 devices without going through the CPU (CPU), and this reduces the burden on the processor and improves data transfer efficiency, making it effective and efficient. The aim is to achieve good data processing. However, when this DMA method is actually adopted, the following problems arise. That is, during DMA execution, the DMA controller (hereinafter referred to as DMAC) monopolizes the main memory and memory bus for a certain period of time, so the CPU that shares the main memory bus temporarily suspends its operation during that period. There must be. The following two types of control methods can be considered as means for preventing this. In other words, the first control method prioritizes DMA transfer control as shown in Figure 1 a and b, and waits until the DMA transfer is once completed or the pidgey (B
USY) signal is issued and 1/0 equipment is not ready (NOT).
After confirming that the DMA transfer is interrupted, the CPU exclusively uses the memory and memory bus and executes the program during the non-transfer period. Furthermore, as shown in Figure 2a and b, the second control method utilizes the intervals between memory bus operations to control the CP even during DM~transfer.
This is a type of cycle steal control that interrupts U's memory access operation. In this case, the first control method is
It is relatively easy to control, for example, as shown in Figure 1a, D
Control on the CPU side becomes easier if a flag is provided to indicate whether MA is being executed or is being paused. However, as shown in FIG. 1b, once the DMA starts operating, the CPU goes into a hibernation state from that point on, so the program processing efficiency decreases. On the other hand, although the second control method described above has good apparent efficiency, unless the CPU and DMAC bus observations are allocated efficiently, it will cause timing loss. Even in the case of (cycle steal), there is a loss time before and after the bus switching judgment operation, so in reality, the above 1.
It is possible that the efficiency will be lower than that of the control method. In other words, Figure 4a shows the memory bus use (exclusive) state when the second control method is implemented. When the DMA and CPU both use the memory bus, they issue a memory bus use request and then The period during which the request is received and granted (
request period RS), and that time becomes loss time and is added for each bus switching operation.
The period during which the PU (or DMAC) can exclusively use the bus for data transfer is significantly reduced as shown by the diagonal line.
Therefore, the actual situation is that the transfer efficiency is not as good as expected compared to the first method. Furthermore, as shown in FIG. 2a, an external device (controller) for controlling the bus operations of the CPU and DMAC is required, which significantly complicates the hardware in terms of system configuration. The present invention was made in view of the above circumstances, and it provides a DMAC function and an accompanying cycle steal control function in a single-chip processor unit, thereby significantly reducing the burden on hardware in the system configuration. It is an object of the present invention to provide a processor unit that can significantly improve memory bus usage efficiency while reducing the number of processors.

以下図面を参照してこの発明の一実施例を説明する。An embodiment of the present invention will be described below with reference to the drawings.

第3図に於いて1は単一チップ構成のプロセッサユニッ
トであり「このプロセッサユニット竃内には、DMAモ
ードを主に実行する手段としてDMAC機能に必要なパ
スコントローラ1 1、アドレスレジスタ12、カウン
タ13等が、これら回路を共用してプログラムモードを
主に実行する手段としてCPU機能を形成するALU(
演算装置)翼4、レジスタ群(ゼネラルレジスタ等)Q
5、マイクロコントローラ部(プログラム制御部)16
等と共に一体化されて設けられたものである。またIT
はCPUとDMACとが共用するアドレスバスである。
このように単一チップ内にCPU機能とDMAC機能と
を一体化して設けることにより「CPU機能によるプロ
グラムモードの動作とDMAC機能によるOMA動作と
は内部で並列的に処理制御されるものでDMACに必要
なパスコントローラ11トアドレスレジスタ12、力ウ
ンタ亀3等の機能はCPU機能に於けるプログラム動作
時に共用して用いることができる。ここで、DMA動作
とはマイクコントローラ部16がカウンタ13及びアド
レスレジスタ12を制御してDMA機能を遂行させ「
さらに上記マイクロコントローラ部16がパスコントロ
ーラ11を制御してカウンタ13及びアドレスレジスタ
12がアドレスバス17に接続するようにしている動作
のことをいう。このようにプログラムモードとダイレク
トメモリアクセスモードの機能を選択的に実行さする制
御がマイクロコントローラ部16により行われるので「
DMAモードのバス動作と、プログラムモードのバス動
作とを1命令を構成するマイクロ命令単位、つまり内部
のタイミングステート単位でサイクルスチール制御によ
り割付け制御できる。従って、極めて効率の良い制御が
行なえ、このような制御を行なうための外部回路装置及
びソフトウェアは必要としない。また単一プロセッサユ
ニット1内に設けられたパスコントローラ11が非同期
制御である場合にはロジックのディレィレベルで上記バ
ス割付け制御が実施でき、従って効率の良いバス制御が
行なえる。更に上記一体化構成くすることにより、シス
テム構成に於ける総チップ数の減少が計れて構成が簡素
化されることは明らかであり、それと共にサイクルスチ
ール制御が極めて効率よく行なえ得るという大きな特長
が備わる。サイクルスチール制御とはALU1 4及び
レジスタ群1 5が命令を実行中においてもマイクロコ
ントローラ部16がパスコントローラ11を制御してア
ドレスバス17をDMAに受けわたすことをいう。すな
わち、CPU側では、次のメモリアセス制御がプログラ
ムモードであるが、DMAモードであるかの判断をチッ
プ内部の要求信号で知ることができるため、例えばプロ
グラムモードに於ける命令フヱツチとオペランドフェッ
チとの間の内部サイクル実行中にDMAオペレーション
を或るステップ分鉄め込むことは、CPU−DMA相互
の制御機能が共通であることから極めて容易かつ効率良
く行なえる。またこれによって、モードを検出してバス
切換を行なう操作は簡単に行なえ、かつ外部回路を必要
としないのでバス切換に要するロスタィムは著しく減少
される。この際のメモリバス使用状態を第4図bに示す
。第4図a,bから明らかな如く、上記第2図aに示す
構成方式ではバスが専有許可されるまでのりクェスト期
間RSがバス切換の度に付加されるが、上記実施例に於
ける構成方式では第4図bに破線で示される如く互に相
手(CPS;DMAC)メモリアクセス終了(バスの一
時使用終了タイミング)を待たずに、内部制御にて高速
で要求処理されるため、バス切換動作によるロスタイム
は著しく減少される。この2種の構成方式に於けるメモ
リバス使用効率を対比すると、第4図aの場合が40〜
50%程度であるのに対し、第4図bに示す本発明構成
方式の場合は90%程度の向上となり、その効果は極め
て大きなものとなる。以上詳記したようにこの発明によ
れば、単一チップ構成のプロセッサユニット内に、DM
AC機能およびこれに付随するサイクルスチール制御機
能を一体化して備えた構成としたことにより、システム
構成に於けるハードウェアの負担を著しく軽減できると
ともに、メモリバス使用効率が著しく向上されたプロセ
ッサユニットが提供できる。
In Fig. 3, reference numeral 1 denotes a processor unit with a single-chip configuration.Inside this processor unit, there are a path controller 11 necessary for the DMAC function, an address register 12, and a counter as a means for mainly executing the DMA mode. 13 etc. share these circuits and form the CPU function as a means to mainly execute the program mode.
Arithmetic unit) Wing 4, register group (general register, etc.) Q
5. Microcontroller section (program control section) 16
It is integrated with other devices. Also IT
is an address bus shared by the CPU and DMAC.
By integrating the CPU function and the DMAC function in a single chip in this way, it is possible to realize that the program mode operation by the CPU function and the OMA operation by the DMAC function are internally controlled in parallel, and the DMAC The functions of the necessary path controller 11, address register 12, force counter 3, etc. can be shared during program operation in the CPU function. Controls the register 12 to perform the DMA function.
Furthermore, it refers to the operation in which the microcontroller section 16 controls the path controller 11 so that the counter 13 and address register 12 are connected to the address bus 17. In this way, the control to selectively execute the functions of the program mode and direct memory access mode is performed by the microcontroller unit 16.
Bus operations in DMA mode and bus operations in program mode can be allocated and controlled by cycle steal control in units of microinstructions constituting one instruction, that is, in units of internal timing states. Therefore, extremely efficient control can be performed, and no external circuitry or software is required for such control. Further, when the path controller 11 provided in the single processor unit 1 performs asynchronous control, the bus allocation control described above can be performed at a logic delay level, and therefore efficient bus control can be performed. Furthermore, it is clear that by adopting the above-mentioned integrated configuration, the total number of chips in the system configuration can be reduced and the configuration can be simplified, and at the same time, a major feature is that cycle steal control can be performed extremely efficiently. Equipped. Cycle steal control means that the microcontroller unit 16 controls the path controller 11 to hand over the address bus 17 to the DMA even while the ALU 14 and the register group 15 are executing instructions. That is, on the CPU side, the next memory access control is in program mode, but since it can be determined whether it is in DMA mode by the request signal inside the chip, for example, instruction fetch and operand fetch in program mode are Inserting a certain step of DMA operation during the execution of an internal cycle between the CPU and DMA can be done extremely easily and efficiently since the CPU and DMA have a common control function. Further, as a result, the operation of detecting the mode and performing bus switching can be easily performed, and since no external circuit is required, the lost time required for bus switching is significantly reduced. The memory bus usage state at this time is shown in FIG. 4b. As is clear from FIGS. 4a and 4b, in the configuration shown in FIG. 2a above, a quest period RS is added each time the bus is switched until the bus is allowed to be exclusively used. In this method, requests are processed at high speed under internal control without waiting for each other's (CPS; DMAC) memory access to be completed (timing for temporary use of the bus to end), as shown by the broken line in Figure 4b. Lost time due to operation is significantly reduced. Comparing the memory bus usage efficiency in these two types of configurations, the case of Figure 4a is 40 ~
While the improvement is about 50%, the improvement is about 90% in the case of the construction method of the present invention shown in FIG. 4b, and the effect is extremely large. As described in detail above, according to the present invention, the DM
By integrating the AC function and the associated cycle steal control function, it is possible to significantly reduce the burden on the hardware in the system configuration, and the processor unit has significantly improved memory bus usage efficiency. Can be provided.

【図面の簡単な説明】[Brief explanation of drawings]

第1図a,bおよび第2図a,bは従来のプロセッサユ
ニットを説明するためのブロック図およびタイムチャー
ト、第3図はこの発明の一実施例を説明するためのブロ
ック図、第4図a.bは上記第2図a,bに示す構成方
式と上記実施例に於けるプロセッサユニットとのメモリ
バス使用状態を対比して示すタイムチャートである。 1……プロセッサユニット、11……パスコントローラ
、12……アドレスレジスタ、13……カウンタ、14
…・・・ALU(演算装置)、15…・・・レジスタ群
、16……マイクロコントローラ部。 オ1図オ2図 ガ3図 ガム図
1a, b and 2 a, b are block diagrams and time charts for explaining a conventional processor unit, FIG. 3 is a block diagram for explaining an embodiment of the present invention, and FIG. 4 a. FIG. 2b is a time chart showing a comparison of the memory bus usage status of the processor unit in the configuration shown in FIGS. 2a and 2b and the processor unit in the above embodiment. 1... Processor unit, 11... Path controller, 12... Address register, 13... Counter, 14
...ALU (arithmetic unit), 15 ... register group, 16 ... microcontroller section. O1 figure O2 figure G3 figure gum figure

Claims (1)

【特許請求の範囲】[Claims] 1 プログラムモードを主に実行する手段と、ダイレク
トメモリアクセスモードを主に実行する手段と、上記プ
ログラムモードと上記ダイレクトメモリアクセスモード
を1命令を構成するマイクロ命令単位でサイクルスチー
ル制御により選択的に実行させるマイクロコントローラ
からなる制御手段とを単一チツプに備えたとを特徴とす
るプロセツサユニツト。
1 A means for mainly executing a program mode, a means for mainly executing a direct memory access mode, and a means for selectively executing the above program mode and the above direct memory access mode in units of microinstructions constituting one instruction by cycle steal control. 1. A processor unit characterized in that it is equipped on a single chip with a control means consisting of a microcontroller for controlling the processor.
JP12415275A 1975-10-15 1975-10-15 processor unit Expired JPS6012667B2 (en)

Priority Applications (2)

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JP12415275A JPS6012667B2 (en) 1975-10-15 1975-10-15 processor unit
US05/849,989 US4181938A (en) 1975-10-15 1977-11-09 Processor device

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JP12415275A JPS6012667B2 (en) 1975-10-15 1975-10-15 processor unit

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JPS5248442A JPS5248442A (en) 1977-04-18
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