JPS60123057U - 掛算回路 - Google Patents

掛算回路

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JPS60123057U
JPS60123057U JP763684U JP763684U JPS60123057U JP S60123057 U JPS60123057 U JP S60123057U JP 763684 U JP763684 U JP 763684U JP 763684 U JP763684 U JP 763684U JP S60123057 U JPS60123057 U JP S60123057U
Authority
JP
Japan
Prior art keywords
operational amplifier
input terminal
resistor
multiplication circuit
analog signal
Prior art date
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Pending
Application number
JP763684U
Other languages
English (en)
Inventor
福田　達朗
Original Assignee
日立電子株式会社
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Publication date
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【図面の簡単な説明】
第１図はアナログ入力信号とデジタル制御信号の掛算回
路の基本動作を示す図、第２図は従来例の掛算回路、第
３図は本考案の一実施例、第４図、第５図は本考案の動
作を説明する図。 １：アナログ入力信号、２：デジタル制御信号、３：掛
算結果、４：アナログ入力端子、５：制御信号入力端子
、６：出力端子、８：演算増幅器、９ニスイツチング素
子。

Claims (1)

  1. 【実用新案登録請求の範囲】 アナログ信号とデジタル制御信号の積を得る掛算回路に
    おいて、アナログ信号の入力端子から第１の抵抗を介し
    て演算増幅器のマイナス入力端子に接続し、該演算増幅
    器のマイナス入力端子から第２の抵抗を介して該演算増
    幅器の出力端子へ接続し、該演算増幅器のマイナス入力
    端子から第３の抵抗を介して接地し、該アナログ信号の
    入力端子から第４の抵抗を介して演算増幅器のプラス入
    力端子へ接続し、該演算増幅器のプラス端子はデジタル
    制御信号により導通、又は非導通となるスイッチング素
    子を介して接地し、該第１の抵抗器の抵抗値Ｒ１と、該
    第２の抵抗器の抵抗値Ｒ２と、該第３の抵抗値Ｒ３の関
    係を Ｒｌｘ　（Ｒ２＋Ｒ３）＝Ｒ，ｘＲ３とすることにより
    該演算増幅器の出力端子から該アナログ信号とデジタル
    制御信号の積を得ることを特徴とする掛算回路。
JP763684U 1984-01-25 1984-01-25 掛算回路 Pending JPS60123057U (ja)

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JP763684U JPS60123057U (ja) 1984-01-25 1984-01-25 掛算回路

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JP763684U JPS60123057U (ja) 1984-01-25 1984-01-25 掛算回路

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JPS60123057U true JPS60123057U (ja) 1985-08-19

Family

ID=30486169

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