JPS6010939A - Data transmission equipment - Google Patents
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- JPS6010939A JPS6010939A JP58119899A JP11989983A JPS6010939A JP S6010939 A JPS6010939 A JP S6010939A JP 58119899 A JP58119899 A JP 58119899A JP 11989983 A JP11989983 A JP 11989983A JP S6010939 A JPS6010939 A JP S6010939A
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- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L43/00—Arrangements for monitoring or testing data switching networks
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Abstract
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明は、ループ状に形成されたデータ伝送方式におけ
るピットシーケンスフレームによる障害の検出方式に関
するものである。DETAILED DESCRIPTION OF THE INVENTION [Technical field to which the invention pertains] The present invention relates to a method for detecting failures due to pit sequence frames in a data transmission system formed in a loop.
従来、この種のループ状データ伝送システムにおけるピ
ットシーケンスフレームによる障害検出方式は自局宛の
フレームについてのみ、フレームの正当性のチェックを
行い、異常が検出される毎にカウントするように構成さ
れていた。この方式では受信回路に異常がある場合には
確かに有効であるが、ループ状伝送路、および各データ
伝送装置の例えばスルー回路(通り抜は回路)に異常が
あるような場合には各データ伝送装置間で自由に転送で
きるため、どの区間で異常があったのかわからなくなる
欠点があった。また、別の従来例障害検出方式ではただ
単にフレームの正当性のエラーを検出し、エラーを検出
した局だけで管理するか、またはループ状のどこかにフ
レームの正当性のエラーがあったことについてのみ報告
するようになっていたために、伝送路上で異常があった
ことは知ることができても、システムから見てループ状
伝送路のどこが一時的障害を起しているかがわからない
欠点があった。Conventionally, failure detection methods using pit sequence frames in this type of loop data transmission system have been configured to check the validity of frames only for frames addressed to the own station, and count each time an abnormality is detected. Ta. This method is certainly effective if there is an abnormality in the receiving circuit, but if there is an abnormality in the loop transmission line or the through circuit of each data transmission device, each data Since data can be freely transferred between transmission devices, there is a drawback that it is difficult to know in which section an error occurred. Another conventional failure detection method is to simply detect a frame validity error and manage it only at the station that detected the error, or to detect that there is a frame validity error somewhere in the loop. Because the system only reports on errors, even if it is possible to know that there is an abnormality on the transmission path, the system has the disadvantage that it cannot tell which part of the looped transmission path is causing the temporary failure. Ta.
構成部品にICを用いる装置では、すぐに固定障害には
ならないで、最初は一時的な障害が起とυ、除々に回路
が壊れていく場合がしばしばある。In devices that use ICs as component parts, it is often the case that a temporary failure occurs at first, and then the circuit gradually breaks down, rather than causing a fixed failure immediately.
これら方式では一時的な障害の段階で異常場所を知るこ
とが必要であるにもかかわらず困難である欠点があった
。These methods have the disadvantage that it is difficult to know the location of an abnormality at the stage of a temporary failure.
本発明はこれを改良するもので、一時的な障害の位置を
検出することができるデータ伝送方式を提供することを
目的とする。The present invention improves on this and aims to provide a data transmission system capable of detecting the location of a temporary fault.
すなわち本発明は、伝送路における一時的力障害の状況
をいち速く゛検出するために、自局宛の信号フレームに
関係なくフレームの正当性のチェックを行い、異常を検
出すると、自局よυ下位に接続されているデータ伝送装
置がこのフレームの正当性のチェックを行うことがない
ようにこのフレームの消去を行い、さらに特定のデータ
伝送装置に異常を検出したことを知らせるように構成す
ることを特徴とする。In other words, the present invention checks the validity of the frame regardless of the signal frame addressed to the local station in order to quickly detect the situation of temporary power failure in the transmission path, and when an abnormality is detected, This frame is erased so that the data transmission device connected to the lower level does not check the validity of this frame, and further configured to notify a specific data transmission device that an abnormality has been detected. It is characterized by
すなわち本発明は、複数台のデータ伝、送装置間をルー
プ状伝送路を介してピットシーケンスのフレーム転送を
行うデータ伝送装置において、自局宛のフレームに関係
なくフレームの正当性のチェックを行う手段と、前記フ
レームの正当性のチェック時に異常があった場合には、
ループ状伝送路の下位に接続されたデータ伝送装置にフ
レームを転送することなくそのフレームを消去する手段
と、前記フレームの正当性の異常を検出するたびK、こ
れを特定のデータ伝送装置に知らせる手段とを備えるこ
とを特徴とする。That is, the present invention checks the validity of a frame regardless of whether the frame is addressed to the own station in a data transmission device that transmits data between a plurality of devices and transfers frames of a pit sequence via a loop-shaped transmission line between the transmitting devices. If there is an abnormality when checking the validity of the frame,
A means for erasing a frame without transmitting the frame to a data transmission device connected to a lower level of a loop-shaped transmission path, and every time an abnormality in the validity of the frame is detected, this is notified to a specific data transmission device. It is characterized by comprising means.
次に添付図面を参照して本発明の一実施例装置を詳細に
説明する。第1図は本発明が適用されるシステムの構成
モデルを示す図である。データ伝送装置1〜4が伝送路
11〜14によりループ状忙連結構成されているこの伝
送路11〜14は、この例では光フアイバ伝送路である
。Next, an embodiment of the present invention will be described in detail with reference to the accompanying drawings. FIG. 1 is a diagram showing a configuration model of a system to which the present invention is applied. The data transmission devices 1 to 4 are connected in a loop-like manner by transmission lines 11 to 14, and the transmission lines 11 to 14 are optical fiber transmission lines in this example.
次に第2図を参照すると、本発明の実施例装置は、伝送
路14が入力し伝送路11に出力する通路に光・電気変
換回路30が挿入され、電気信号に変換された信号は、
クロック信号を伝えるクロック線51とデータを伝える
データ線52とにより伝送路制御回路32に結合される
。さらに伝送路11にクロック信号を送出するクロック
線54と伝送路11にデータを送出するデータ線55と
を上記伝送路制御回路32と上記光・電気変換回路30
間に接続する。Next, referring to FIG. 2, in the apparatus according to the embodiment of the present invention, an optical-to-electric conversion circuit 30 is inserted into a path from which the transmission line 14 inputs and outputs to the transmission line 11, and the signal converted into an electric signal is
It is coupled to the transmission line control circuit 32 by a clock line 51 that transmits a clock signal and a data line 52 that transmits data. Further, a clock line 54 for sending a clock signal to the transmission line 11 and a data line 55 for sending data to the transmission line 11 are connected to the transmission line control circuit 32 and the optical-to-electric conversion circuit 30.
Connect between.
第3図は上記伝送路制御回路32のブロック構成を示す
詳細図である。本回路は、伝送路から入ってくるフレー
ムを検出するフレーム検出回路101と、受信フレーム
の正当性をチェックするFoe(フレームチェックシー
ケンス)チェック回路102と、受信フレームを他局の
データ伝送装置に送るために一時記憶を行うF工FO回
路103とを備える。また、送信フレームの送出のもと
になるクロック信号を発生する水晶発振回路106と、
受信されたシリアルデータをパラレルデータに変換しF
CSチェック回路102にシリアルデータを送るシフト
レジスタ111とを備える。さらに、通り抜けのフレー
ムを消去するだめのアボート(障害)パターン発生回路
112と、WaSチェック・回路102において正当性
のエラーが発生(以降Foeエラーと称す)した場合に
セットされ、アボート発生回路112の起動および、フ
レームの消去を行う元になる7リツプフロツプ114と
、このフリップフロップ114のクロックの同期化を行
うフリップフロップ115と、116と、送信データを
一時的に格納するフリップフロップ117とを備える。FIG. 3 is a detailed diagram showing the block configuration of the transmission path control circuit 32. As shown in FIG. This circuit includes a frame detection circuit 101 that detects frames coming in from a transmission path, a FOE (frame check sequence) check circuit 102 that checks the validity of received frames, and sends received frames to data transmission equipment of other stations. FO circuit 103 for temporary storage. Also, a crystal oscillation circuit 106 that generates a clock signal that is the basis for sending out the transmission frame;
Converts the received serial data to parallel data and
A shift register 111 that sends serial data to the CS check circuit 102 is provided. Furthermore, it is set when a validity error (hereinafter referred to as Foe error) occurs in the abort (failure) pattern generation circuit 112 for erasing passing frames and the WaS check circuit 102, and the abort generation circuit 112 It includes a seven flip-flop 114 that is the source of activation and frame erasure, flip-flops 115 and 116 that synchronize the clocks of the flip-flop 114, and a flip-flop 117 that temporarily stores transmission data.
サラニ、Foeエラーを知らせるためにフレーム作成を
行い、伝送路に出す動作を行うフレーム送信回路104
を備える。さらに、各信号についてFosのチェック回
路の起動信号を301、Fcsチェック回路の演算終了
を示すFCSチェック終了信号を302、FO8演算結
果が正解値と一致しないときに発生する不一致信号を3
04、アボートパターン発生回路112でアポートパタ
ーンの発生を終了すると発生するアボート終了信号を3
05(パルスが発生)フレーム送信回路104の動作終
了を示す送信終了信号を306(パルスが発生)とそれ
ぞれ表示する。A frame transmitting circuit 104 that creates a frame to notify Sarani and FOE errors and sends it to the transmission path.
Equipped with Furthermore, for each signal, 301 is the activation signal of the Fos check circuit, 302 is the FCS check end signal indicating the end of the calculation of the Fcs check circuit, and 3 is the mismatch signal that occurs when the FO8 calculation result does not match the correct value.
04, the abort end signal that is generated when the abort pattern generation circuit 112 finishes generating the abort pattern.
05 (pulse generated) A transmission end signal indicating the end of the operation of the frame transmitting circuit 104 is displayed as 306 (pulse generated).
さらに、アボート終了信号305によりセットされ、フ
レーム発生回路104を起動するフリップフロップ11
8とセレクタ121.122、レシーバ201、ドライ
バ202、ナンド回路203とを備える。Furthermore, the flip-flop 11 is set by the abort end signal 305 and activates the frame generation circuit 104.
8, selectors 121 and 122, a receiver 201, a driver 202, and a NAND circuit 203.
次に上記の各部分による全体の構成について説明すると
、データ線52とクロック線51とは、それぞれ別のレ
シーバ201を介してフレーム検出回路101と、F工
FO回路103と、シフトレジスタ111との入力に接
続される。上記フレーム検出回回101の一方の信号3
01を介する出力と、上記シフトレジスタ111の出力
と、このシフトレジスタ111のクロックパルス入力と
は上記FOSチェック回路102に入力する。上記フレ
ーム検出回路101の信号302を介する他方の出力と
、上記シフトレジスタ111のクロックパルス入力と、
上記FCSチェック回路102の信号304を介する出
力とは、ナンド回路203に入力する。前記F工FO回
路103ノ出力は、セレクタ121に入力する。Next, the overall configuration of each of the above parts will be explained. The data line 52 and the clock line 51 are connected to the frame detection circuit 101, the F/FO circuit 103, and the shift register 111 via separate receivers 201, respectively. Connected to input. One signal 3 of the frame detection circuit 101
01, the output of the shift register 111, and the clock pulse input of the shift register 111 are input to the FOS check circuit 102. the other output via the signal 302 of the frame detection circuit 101 and the clock pulse input of the shift register 111;
The output of the FCS check circuit 102 via the signal 304 is input to the NAND circuit 203. The output of the FO circuit 103 is input to the selector 121.
前記ナンド回路203の出力はフリップフロップ。The output of the NAND circuit 203 is a flip-flop.
1140S端子に入力する。水晶発振回路106の出力
は上記フリップフロップ114に縦続接続されたフリッ
プフロップ115および116のCア端子に結合すると
ともに、アポート(障害)ノくターン発生回路112お
よびフレーム送信回路1040入力に結合する。Input to 1140S terminal. The output of the crystal oscillator circuit 106 is coupled to the C terminals of flip-flops 115 and 116 cascaded to the flip-flop 114, and also coupled to the inputs of the abort (fault) turn generation circuit 112 and frame transmission circuit 1040.
上記フリップフロップ116の出力は、セレクタ121
と、アボートパターン発生回路112と、F工FO回路
103にそれぞれ入力する。The output of the flip-flop 116 is the selector 121
and is input to the abort pattern generation circuit 112 and the F/FO circuit 103, respectively.
上記アポートパターン発生回路112の一方の出力はセ
レクタ121に人力するとともに、他方の出力はフリッ
プフロップ114および118に入力する。One output of the aport pattern generating circuit 112 is input to the selector 121, and the other output is input to the flip-flops 114 and 118.
上記フリップフロップ118のR入力と出力はフレー”
7901104に結0“6・1ゞl;+e7!J/2
。The R input and output of the flip-flop 118 are
0"6・1ゞl;+e7!J/2 to 7901104
.
フロップ118の出力とフレーム送信回路104の出力
とは前記セレクタ121 K縦続接続されたセレクタ1
22にそれぞれ入力する。The output of the flop 118 and the output of the frame transmission circuit 104 are connected to the selector 121K and the selector 1 connected in cascade.
22 respectively.
前記水晶発振器106の出力は上記セレクタ122に縦
続接続されたフリップフロップ117に入力するととも
K、クロック線54にドライツク202を介して出力す
る。The output of the crystal oscillator 106 is input to a flip-flop 117 connected in cascade to the selector 122, and is also output to the clock line 54 via the driver 202.
セレクタ122の出力は上記フリツ7” 7 o y
フ117とドライバ202を介してデータ線55に出力
する。The output of the selector 122 is the above Fritz 7" 7 o y
It is output to the data line 55 via the driver 202 and the driver 202.
第4図は本発明に適用される信号フレームの構成例を示
す図である。「F」はフラグノくターン[011111
10Jを示し、「DA」は送信先のアドレスを示し、「
sAJは送信元のアドレスを示し、rOJは制御情報を
示し、「I」はデータ情報を示し、「FC8」はフレー
ムチェックシーケンスでフレームが正しく転送されたか
どうかをチェックするための巡回冗長検査ビットを示す
。FIG. 4 is a diagram showing an example of the structure of a signal frame applied to the present invention. “F” is a flag turn [011111
10J, "DA" indicates the destination address, and "
sAJ indicates the source address, rOJ indicates control information, "I" indicates data information, and "FC8" contains a cyclic redundancy check bit to check whether the frame was transferred correctly in the frame check sequence. show.
ここでFOEIエラーとはPCBチェック回路により、
送られてきたデータDAからFoeまでを復号化し、正
解値と一致しないことをいう(J工80636B参照の
こと)。Here, the FOEI error is caused by the PCB check circuit.
This means that the sent data DA to Foe are decoded and do not match the correct value (see J-Eng. 80636B).
次に本発明の実施例の動作を説明する。今、第1図で、
特定のデータ伝送装置をデータ伝送装置2とル、データ
伝送装置4からデータ伝送装置3宛にフレームを転送す
る場合について、データ伝送装置1の動作について説明
する。伝送路14力・ら入った光信号は、光・電気変換
回路30において光信号から電気信号に変換され、クロ
ック線51とデータ線52による情報フレームが制御回
路32に伝えられる。この信号フレームは受信クロック
51に従ってシフトレジスタ111に1ビツトずつシフ
トしな力(らセットされてゆき、同時にフレーム検出回
路101においてフラグを検出してFoeチェック回路
起動信号301をオンにする。これにより、Foeチェ
ック回路102がF、O8の演算(復号化)を開始する
。やがてフレーム検出回路101がフレームの終了を示
すフラグを検出すると、FoSチェック終了信号302
’aミーオン受信クロック51に同期した1サイクル
部だけ発生)として、不一致信号304をチェックする
。このとき不一致信号304 d!オンならナンド回路
203の出力信号により、フ1)ツブフロップ114が
セットされる。Next, the operation of the embodiment of the present invention will be explained. Now, in Figure 1,
The operation of the data transmission device 1 will be described in the case where a frame is transferred from a specific data transmission device to the data transmission device 2 and from the data transmission device 4 to the data transmission device 3. The optical signal input through the transmission line 14 is converted from an optical signal to an electrical signal in the optical-to-electrical conversion circuit 30, and an information frame is transmitted to the control circuit 32 via a clock line 51 and a data line 52. This signal frame is shifted bit by bit into the shift register 111 according to the reception clock 51, and at the same time, the frame detection circuit 101 detects a flag and turns on the FOE check circuit activation signal 301. , Foe check circuit 102 starts calculating (decoding) F, O8. When the frame detection circuit 101 eventually detects a flag indicating the end of the frame, FoS check end signal 302
The mismatch signal 304 is checked. At this time, the discrepancy signal 304 d! If it is on, the output signal of the NAND circuit 203 sets the F1) block flop 114.
一方、データ線52に到来するビットシリアルデ−タは
F工FO回路103にも入力する。水晶発振回路106
から発生されたクロックによシ、ビットシリアルデータ
は、F工FO回路103から順序よく、セレクタ122
、フリップフロップ117、ドライバ202、光・電気
変換回路30を通り伝送路11に送出される。On the other hand, the bit serial data arriving on the data line 52 is also input to the FO circuit 103. Crystal oscillation circuit 106
According to the clock generated from the FO circuit 103, bit serial data is sent to the selector 122 in order
, the flip-flop 117, the driver 202, and the optical/electrical conversion circuit 30, and then sent to the transmission line 11.
フレームが正常であれば、フリップフロップ114がセ
ットされないのでデータ伝送装置3宛のフレームは伝送
路11に正しく伝達される。しかし、伝送路11に一時
的な障害になる要因があるなどによυ、フレームの中の
1ビツトがいわゆる1データ化け”を起したとすると、
Foeチェック回路102がFOEIエラーを検出し、
不一致信号304がオンとなる。FCSチェック終了信
号302がオンとなると同時にフリップフロップ114
がセットされ、アポートパターン発生回路112を起動
する。これにより、セレクタ121にアポートパターン
データ「1111111100000000」をピット
シーケンスに順序よく送る。フリップフロップ114が
セットされている間はセレクタ121がアポートパター
ンデータをセレクトし、F工FO回路103からくる送
信中のフレームを消去する。If the frame is normal, the flip-flop 114 is not set, so the frame addressed to the data transmission device 3 is correctly transmitted to the transmission line 11. However, if one bit in the frame causes what is called "one data garbled" due to a temporary failure in the transmission line 11, etc.
The FOE check circuit 102 detects a FOEI error,
The mismatch signal 304 is turned on. At the same time that the FCS check end signal 302 turns on, the flip-flop 114
is set and activates the aport pattern generation circuit 112. As a result, the aport pattern data "1111111100000000" is sent to the selector 121 in order in the pit sequence. While the flip-flop 114 is set, the selector 121 selects the aport pattern data and erases the frame being transmitted from the FO circuit 103.
ここで6消去”とはフレームの中で「1」が7個以上続
いたときのことをいう。Here, "6 erasure" means when seven or more "1"s continue in a frame.
アポートパターンを送出し終るとアポート終了信号30
5用線がオンとなり、フリップフロップ114をリセッ
トし、フリップフロップ118がセットされ、フレーム
送信回路104が起動される。フリップフロップ118
がセットされると、セレクタ122はフレーム送信回路
104からくるテークの方をセレクトし、フレーム送信
回路104が起動されると、「F」、rDAJ(特定デ
ータ伝送装置2のアドレス)、「SA」(自局のデータ
伝送装置1のアドレス)、「C」(制御情報を表わすコ
マンド)、「工J(FoSエラーが起ったことを示す情
報)、「FC8」、rpJを自動的に順次送出する。こ
のフレームは光・電気変換回路30を通り、伝送路 。When the aport pattern has been sent, the aport end signal 30
5 line is turned on, flip-flop 114 is reset, flip-flop 118 is set, and frame transmitting circuit 104 is activated. flip flop 118
When is set, the selector 122 selects the take coming from the frame transmitting circuit 104, and when the frame transmitting circuit 104 is activated, "F", rDAJ (address of specific data transmission device 2), "SA" (address of own station's data transmission device 1), "C" (command representing control information), "J" (information indicating that a FoS error has occurred), "FC8", and rpJ are automatically sent in sequence. do. This frame passes through the optical/electrical conversion circuit 30 and becomes a transmission path.
11に送出されて、特定データ伝送装置2に送信される
。11 and is transmitted to the specific data transmission device 2.
やがて送信が終了すると、送信終了信号306がオンと
なり、フリップフロップ118がリセットされ、動作が
終了する。従って、伝送路11には、「通り抜けのフレ
ーム」を消去させて、その代りにFoSエラーを検出し
たことを示すフレームをデータ伝送装置2宛に出すこと
になる。When the transmission ends, the transmission end signal 306 is turned on, the flip-flop 118 is reset, and the operation ends. Therefore, the "pass-through frame" is erased from the transmission line 11, and a frame indicating that a FoS error has been detected is sent to the data transmission device 2 instead.
このようにして、FOEIエラーを検出するたび毎に、
上記の動作を行い、特定のデータ伝送装置2に報告させ
ることになる。従って通常ループ監視を行う特定のデー
タ伝送装置2では、Fosエラーの数を集計すれば、シ
ステムから見てループのどのあたりで一時的障害が発生
しているがを推測することができる。In this way, each time a FOEI error is detected,
The above operation is performed to cause the specific data transmission device 2 to report. Therefore, in a particular data transmission device 2 that normally performs loop monitoring, by counting the number of Fos errors, it is possible to estimate where in the loop a temporary failure is occurring from the system's perspective.
なお特定のデータ伝送装置2自身でFOEIエラーを検
出した場合についても、本発明を同様に実施することが
できる。上述では、ループ状伝送路を1本にしたが、複
数本であっても同様に本発明を実施することができる。Note that the present invention can be implemented in the same manner even when a FOEI error is detected by the specific data transmission device 2 itself. In the above description, only one loop-shaped transmission line is used, but the present invention can be implemented in the same manner even if there are a plurality of loop-shaped transmission lines.
本発明には以上説明したようK、自局宛のフレームに関
係なくフレームの正当性のチェックを行い、フレームの
消去およびFCSエラーの数を記憶することにより、一
時的な障害がどの場所で起っているかを識別することが
できるという効果がある。As explained above, the present invention checks the validity of the frame regardless of whether it is a frame addressed to the local station, and stores the number of frame erasures and FCS errors. This has the effect of being able to identify whether the
第1図は本発明の適用されるループ状伝送システムを示
す概要図。
第2図は本発明の実施例を示すブロック構成図。
第6図は第2図の伝送制御回路の実施例を示すブロック
構成詳細図。
第4図は本発明の信号のフレーム形体図。
1〜4・・・データ伝送装置、11〜14・・・伝送路
、30・・・光・電気変換回路、32・・・伝送路制御
回路、101・・・フレーム検出回路、102・・・F
oSチェック回路、103・・・F工FO回路、104
・・・フレーム送信回路、106・・・水晶発振回路、
111・・・シフトレジスタ、112・・・アポートパ
ターン発生回路、114〜118・・・フリップフロッ
プ、121・122・・・セレクタ、201・・・レシ
ーバ、202・−・ドライバ、203・・・ナンド;回
路。FIG. 1 is a schematic diagram showing a loop-shaped transmission system to which the present invention is applied. FIG. 2 is a block diagram showing an embodiment of the present invention. FIG. 6 is a detailed block diagram showing an embodiment of the transmission control circuit of FIG. 2. FIG. 4 is a diagram of the frame shape of the signal of the present invention. 1-4... Data transmission device, 11-14... Transmission line, 30... Optical/electric conversion circuit, 32... Transmission line control circuit, 101... Frame detection circuit, 102... F
oS check circuit, 103...F engineering FO circuit, 104
...Frame transmission circuit, 106...Crystal oscillation circuit,
111...Shift register, 112...Aport pattern generation circuit, 114-118...Flip-flop, 121/122...Selector, 201...Receiver, 202...Driver, 203...NAND ;circuit.
Claims (1)
てピットシーケンスの信号フレームの転送を行うデータ
伝送装置において、 自局宛および他局宛の到来する信号フレームについてフ
レームの正当性のチェックを行う手段と、前記フレーム
の正当性のチェックにより異常75;検出された場合に
、その異常が検出されたフレームを上記ループ状伝送路
の自局より下位に接続されたデータ伝送装置に転送する
前の段階で消去する手段と、 前記異常が検出される毎に上記ループ状伝送路に接続さ
れた特定のデータ伝送装置に異常を知らせる手段と を備えた ことを%徴とするデータ伝送装置。(1) In a data transmission device that transfers pit sequence signal frames between multiple data transmission devices via a loop path, check the validity of incoming signal frames addressed to the own station and other stations. and when an abnormality 75 is detected by checking the validity of the frame, transmitting the frame in which the abnormality is detected to a data transmission device connected to a lower level than the local station on the loop-shaped transmission path. A data transmission device characterized by comprising: means for erasing the abnormality at a previous stage; and means for notifying a specific data transmission device connected to the loop-shaped transmission path of the abnormality every time the abnormality is detected.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58119899A JPS6010939A (en) | 1983-06-30 | 1983-06-30 | Data transmission equipment |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58119899A JPS6010939A (en) | 1983-06-30 | 1983-06-30 | Data transmission equipment |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6010939A true JPS6010939A (en) | 1985-01-21 |
Family
ID=14772974
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP58119899A Pending JPS6010939A (en) | 1983-06-30 | 1983-06-30 | Data transmission equipment |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6010939A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63500619A (en) * | 1985-07-23 | 1988-03-03 | チャトウィン,イアン マルカム | electronic monitoring system |
-
1983
- 1983-06-30 JP JP58119899A patent/JPS6010939A/en active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63500619A (en) * | 1985-07-23 | 1988-03-03 | チャトウィン,イアン マルカム | electronic monitoring system |
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