JPS5997065A - Test pattern generating apparatus of logical circuit test apparatus - Google Patents
Test pattern generating apparatus of logical circuit test apparatusInfo
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- JPS5997065A JPS5997065A JP57206507A JP20650782A JPS5997065A JP S5997065 A JPS5997065 A JP S5997065A JP 57206507 A JP57206507 A JP 57206507A JP 20650782 A JP20650782 A JP 20650782A JP S5997065 A JPS5997065 A JP S5997065A
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- G01R31/317—Testing of digital circuits
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- G01R31/319—Tester hardware, i.e. output processing circuits
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- G01R31/31917—Stimuli generation or application of test patterns to the device under test [DUT]
- G01R31/31919—Storing and outputting test patterns
Abstract
Description
【発明の詳細な説明】
この発明は半導体集積回路等の論理回路を試験するため
の論理回路試験装置に関し、特Ｑこ論理回路試験装置内
の試験パターン発生装置（こおける、試験パターンを発
生させるためのアドレスの変更に関する。Detailed Description of the Invention The present invention relates to a logic circuit testing device for testing logic circuits such as semiconductor integrated circuits. Regarding change of address.
〈発明の背景〉
論理回路の機能試験を行なう（こあたっては、論理回路
試験装置の試験パターン発生装置より、印加パターンと
期待値パターンと（こより構成される試験パターンを発
生し、その印加パターンを被試験論理回路（こ印加して
、被試験論理回路から出力されるデータと期待値パター
ンを比較すること（こより、被試験論理回路の良否を判
定するようにしている。<Background of the Invention> A functional test of a logic circuit is performed (in this case, a test pattern consisting of an application pattern and an expected value pattern is generated from a test pattern generator of a logic circuit testing device, and the application pattern is is applied to the logic circuit under test, and the data output from the logic circuit under test is compared with the expected value pattern (this is how the quality of the logic circuit under test is determined).
このようＯこ試験パターンを印加して被試験論理回路の
機能を試験する場合には、一般に被試験論理回路をあら
かじめ初期状態（リセット状態）に設定してから順次試
験パターンを印加するようをこしている。このため論理
回路試験装置から試験パターンの印加前に、被試験論理
回路（こ例えばりセント信号を与えて初期状態（こなる
ようにしている。When testing the functionality of a logic circuit under test by applying test patterns like this, it is generally recommended to set the logic circuit under test to an initial state (reset state) in advance and then apply the test patterns sequentially. ing. For this reason, before applying a test pattern from the logic circuit testing device, a signal is applied to the logic circuit under test to bring it into its initial state.
しかしながら被試験論理回路の中には、例えばりセント
端子のような論理囲路の内部状態を初期状態に設定する
ための特別の端子を有しないものかある。このような被
試験論理回路は、入力端子に内部状態を歩進させるため
の特殊なデータパターンを所定回数印加することくこよ
り初期状態となるようにされている。すなわちこの被試
験論理回路（こおいては、内部状態をすすめるための特
殊パターンを所定回数、例えば６０回印加する毎に初期
状態となるよう舎こされており、かつこの所定回数はそ
の被試験論理回路の仕様をこより既知であるため、リセ
ット端子等を有しなくても論理回路試験装置からの信号
Ｑこより初期状態に設定してその後試験をすることがで
きる。However, some logic circuits under test do not have a special terminal, such as a cent terminal, for setting the internal state of the logic circuit to an initial state. Such a logic circuit under test is brought to an initial state by applying a special data pattern to an input terminal a predetermined number of times to advance the internal state. In other words, this logic circuit under test (in this case, the logic circuit under test is constructed so that the initial state is reached every time a special pattern for advancing the internal state is applied a predetermined number of times, for example, 60 times, and this predetermined number of times is applied to the logic circuit under test. Since the specifications of the logic circuit are already known, it is possible to set the logic circuit to an initial state using the signal Q from the logic circuit testing device and then perform a test even if the logic circuit does not have a reset terminal or the like.
論理回路試験装置より被試験論理回路に上記特殊パター
ンを何回印加することにより被試験論理回路が最初の初
」υｊ状態（こ達するかは、その被試験論理回路の特殊
パターン印加以前の状態により異なるために定まらず、
上記の例では０〜５９回の場合があり得る。The number of times the above special pattern is applied to the logic circuit under test from the logic circuit test equipment will cause the logic circuit under test to reach the first "υj" state (this depends on the state of the logic circuit under test before the application of the special pattern). Undefined due to different
In the above example, the number may be 0 to 59 times.
このような被試験論理回路の機能試験を行なうためには
、論理回路試験装置の試験］（ターン発生装置から、被
試験論理回路の内部状態を歩進させるための上記特殊＜
ターンと、その被沿（験論理回路の初期状態を示す期待
値〕くターンとを繰り返し発生し、その特殊ノ（ターン
を被試験論理回路（こ印加して、被試験論理回路からの
出力データか、その初期状態を示す期待値・くターンと
一致したときから本来の試験パターンを印加して試験を
開始するようにしている。In order to perform such a functional test of the logic circuit under test, it is necessary to use the special
A turn and a turn along its path (an expected value indicating the initial state of the logic circuit under test) are repeatedly generated, and the output data from the logic circuit under test is The original test pattern is applied and the test is started when the test pattern matches the expected value/kturn indicating the initial state.
このような論理回路試験装置の一例を第１図（こ示す。An example of such a logic circuit testing device is shown in FIG.
第１図（こおいて１０１はプログラムカウンタな示し、
動作クロック１０２（こ同期して動作し、メモリ１０４
にアドレス１０５を与える。プログラムカウンタ１０１
は、一致信号１０３がＯのときはメモリ１０４のＯ番地
を繰り返してアドレスし、一致信号１０３が１のときは
動作クロ７り１０２に同期してＯ番地から１番地、１番
地から２番地２１１０、と、メモリ１０４４こ順番こア
ドレスを印加する。メモ’Ｊ１０４は被試験論理回路に
印加する印加パターン（Ｄｏ〜Ｄｎ）’、被試験論理回
路より出力されるデータの判定を行なうための期待値パ
ターン（Ｅｏ−Ｅｎ）、一致検出制御情報（１，０，０
・・・・・ ）を格納し、プログラムカウンタ１０１か
らのアドレス１０５（こよりアクセスされる。Figure 1 (here, 101 indicates the program counter,
Operation clock 102 (operates in synchronization with memory 104)
Give address 105 to . Program counter 101
When the coincidence signal 103 is O, address O of the memory 104 is repeatedly addressed, and when the coincidence signal 103 is 1, it is addressed from address O to address 1 and from address 1 to address 2 2110 in synchronization with the operation clock 102. , the sequential address is applied to the memory 1044. Memo 'J104' contains the application pattern (Do to Dn) to be applied to the logic circuit under test, the expected value pattern (Eo-En) for determining the data output from the logic circuit under test, and the coincidence detection control information (1 ,0,0
) is stored and accessed from the address 105 (from the program counter 101).
１０６はメモリ１０４から出力される印加パターン１０
７０波形整形を行なう波形整形回路であり、被試験回路
（こ波形整形後のパターン１０８を印加する。１０９は
被試験論理回路を示し、パターン１０８か印加されたと
き、出力データ１１０を比較回路１１５Ｑこ印加する。106 is the application pattern 10 output from the memory 104
109 is a waveform shaping circuit that performs waveform shaping, and applies a pattern 108 after waveform shaping to the circuit under test. 109 indicates a logic circuit under test, and when pattern 108 is applied, output data 110 is transferred to a comparison circuit 115Q. Apply this.
１１１はメモ’Ｊ１０４で発生した期待値パターン１１
２を、波形整形回路１０６、被試験回路１０９の動作遅
延時間分遅らせて、出力データ１１０と同じタイミング
で期待値ターン１１７を比較回路１１５ヲこ与えるため
の遅延回路。111 is expected value pattern 11 that occurred in Memo 'J104
2 by the operation delay time of the waveform shaping circuit 106 and the circuit under test 109 to provide the expected value turn 117 to the comparison circuit 115 at the same timing as the output data 110.
１１３はメモリ１０４で発生した一致検出制御信号１’
１４を、遅延回路１１１と同じく遅らせる遅延回ｈ”ｌ
’ｔである。113 is a coincidence detection control signal 1' generated in the memory 104.
14 is delayed in the same way as the delay circuit 111 by a delay circuit h"l
't.
比較回路１１５は、遅延回路１１３からの一致検１１ｆ
ｉｌｄ、制御イバ号１１８が１のとき、被試験論理回
路１０９からの出力データ１１０と遅延回路１１１から
の期待値パターン１１７の論理を比較し、一致したとき
（こ端子１１も＆こ１を出力し、不一致のときは０を出
力する。また一致検出制御信号かＯのとき、被試験論理
回路１０９からの出力データ１１０と遅延回路１１１か
らの期待値］（ターン１１７の論理を比較し、不一致の
ときに試験停止信号を端子１１９（こ出力する。The comparison circuit 115 performs a match detection 11f from the delay circuit 113.
ild, when the control interrupt signal 118 is 1, the output data 110 from the logic circuit under test 109 and the logic of the expected value pattern 117 from the delay circuit 111 are compared, and when they match (this terminal 11 also outputs &this 1). When the coincidence detection control signal is O, the output data 110 from the logic circuit under test 109 and the expected value from the delay circuit 111] (the logic of the turn 117 are compared, and if there is a mismatch, At this time, a test stop signal is output to terminal 119.
＠ｌｌ凶（こおいて、メモリ１０４のθ番地に格納され
ている期待値Ｅｏは、被試験論理回路１０９が初期状態
とな？たとき被試験論理回路１０９より出力されるデー
タと同じデータであり、データＤＯは被試験論理回路の
内部状態を進めるためのその被試験論理回路に個有の肋
妹パターンである。被試験論理回路の初期状態を設定す
るため、プログラムカウンタ１０１によりメモリ１０４
の０１ｔ１Ｈ地を繰り返しアクセスして、期待値ＥＯ、
データＤｏを繰り返し発生させて、被試験論理回路の内
部状態を進める。被試験論理回路１０９の出力１１０と
遅延回路１１１を介して印加された期待値１１７を比較
回路１１５で比較し、−致したときをこプログラムカウ
ンタ１０１に一致信号１０３を印加する。プログラムカ
ウンタ１０１は一致信号１０３が与えられると、１番地
以後を順次アクセスするようにアドレス１０５を進め、
被試験論理回路１０９の試験を実行する。(In this case, the expected value Eo stored at address θ of the memory 104 is the same data as the data output from the logic circuit under test 109 when the logic circuit under test 109 is in the initial state.) The data DO is a sister pattern unique to the logic circuit under test for advancing the internal state of the logic circuit under test.
By repeatedly accessing the 01t1H location, the expected value EO,
Data Do is repeatedly generated to advance the internal state of the logic circuit under test. A comparison circuit 115 compares the output 110 of the logic circuit under test 109 and the expected value 117 applied via the delay circuit 111, and when they match, a match signal 103 is applied to the program counter 101. When the program counter 101 receives the match signal 103, it advances the address 105 so that addresses 1 and onwards are sequentially accessed.
A test of the logic circuit under test 109 is executed.
このように第１図Ｑこ示す論理回路試験装置において、
リセット端子等を有しない被試験論理回路を、初期状態
から順次試験パターンを与えて試験をすることかできる
。In this way, in the logic circuit testing apparatus shown in FIG.
A logic circuit under test that does not have a reset terminal or the like can be tested by sequentially applying test patterns from the initial state.
しかしなからこの論理回路試験装置Ｇこおいては、動作
クロック１０２の周期が、プログラムカウンタ１０１１
メモリ１０４、波形整形回路１０６、被試験論理回路
１０９、比較回路１１５の動作遅延１１．５間の＋ｌよ
りも小さいときは、一致か検出されてからこの動作遅延
時間の和の分だけプログラムカウンタ１０１に動作クロ
７り１０２が印加され、このため被試験論理回路１０９
Ｇこ印加パターン１０８が印加され内部状態が歩進し
てしまう。さらにこの内部状７ｐの歩進か動作クロック
の周期か変わること番こより変動してしまう。これらの
様子を第２図及び第３図（こ示す。However, in this logic circuit testing apparatus G, the period of the operating clock 102 is the same as that of the program counter 1011.
When the operation delay 11.5 between the memory 104, waveform shaping circuit 106, logic circuit under test 109, and comparison circuit 115 is smaller than +l, the program counter 101 increases by the sum of the operation delay times after a match is detected. The operating voltage 102 is applied to the logic circuit under test 109.
The G application pattern 108 is applied and the internal state advances. Furthermore, if the step of this internal state 7p or the cycle of the operating clock changes, the number will fluctuate. These situations are shown in Figures 2 and 3.
第２図及び第３図（こおいては、動作クロック１０２が
与えられた後被試験論理回路がら出力データ１１０か得
られるまでに、時間Ｔｄを要するとした場合を示してい
る。また第２図及び第３図において、２回目のクロック
により発生された特殊パターンＤｏ ＆こより、被試験
論理回路が初期状態となり、出力データＥＯを発生する
ものとしている。被試験論理回路より初期状態を示すデ
ータＥｏが出力されると、期待値パターンＥｏと比較さ
れて一致信号１０３が比較回路から発生する。この一致
信号（こより、第２図においては５回目以降の動作クロ
ックからメモリ１０４が順次アクセスされて試験パター
ンを発生する。遅延時間Ｔｄが動作クロック周期より長
いため、第２図においては被試験論理回路は、初期状態
から印加パターンが与えられるまでＧこ、内部状態がＡ
、Ｂで示す２サイクル分だけ進んでしまう。2 and 3 (here, the case is shown in which it is assumed that time Td is required until output data 110 is obtained from the logic circuit under test after the operation clock 102 is applied. In the figures and FIG. 3, it is assumed that the logic circuit under test enters the initial state due to the special pattern Do & generated by the second clock, and output data EO is generated.Data indicating the initial state is generated from the logic circuit under test. When Eo is output, it is compared with the expected value pattern Eo and a match signal 103 is generated from the comparison circuit.This match signal (in FIG. A test pattern is generated.Since the delay time Td is longer than the operating clock cycle, in FIG.
, B will proceed by two cycles.
第３図においては動作クロックの周期を第２図の動作ク
ロックの周期よりも大きくした場合を示している。この
場合０こは、一致信号１０３により４回ＩＩ以後の動作
クロックからメモリ１０４が順次アクセスされて試験パ
ターンを発生する。FIG. 3 shows a case where the period of the operating clock is made larger than the period of the operating clock shown in FIG. In this case, the memory 104 is sequentially accessed from the operation clock after the fourth time II by the coincidence signal 103 to generate a test pattern.
従って第３図（こおいては印加パターンＤｉが与えられ
るまで（こ、被試験論理回路の内部状態が、初期状！ｂ
からＡて刀マす１サイクル分だけ進む。Therefore, as shown in FIG. 3 (in this case, until the application pattern Di is applied)
From A to the sword, advance by one cycle.
このよう（こ被試験論理回路の内部状態が、試験用の印
加パターンが与えられるまでに初期状態から進んでしま
うが、この初期状態から進むサイク）Ｖ数か一定であれ
は、次の初期状態を利用して被試験論理回路へ初期状態
から連続して試験用の印ｊＪ１１ハターンＤｉ−Ｄｎを
与えられるようをこプ！グラムすることはｉｉＪ能であ
る。またその初期状態から進むす、イクル数が一定であ
れば、その一定すイクル進んだ後から試験用の印加パタ
ーンＤｉ−１）ｎをＵ−えるよう（こしても被試験論理
回路の試験を一定範囲昏こおいて行うことが可能である
。しかし第２図及び第３図に示すようにこのサイクル数
は動作クロックの周期により変動してしまう。In this case (the internal state of the logic circuit under test advances from the initial state by the time the test application pattern is applied, but the cycle progresses from this initial state), if the number of V is constant, the next initial state Use this to apply test marks Di-Dn continuously from the initial state to the logic circuit under test! Gramming is iiJ ability. Further, if the number of cycles is constant when proceeding from the initial state, the test application pattern Di-1)n can be obtained after the constant number of cycles (this also allows the test of the logic circuit under test to be performed). It is possible to perform this within a certain range. However, as shown in FIGS. 2 and 3, this number of cycles varies depending on the period of the operating clock.
論理回路の機能試験をする場合には、動作クロックの周
期をがなり広い範囲に亘って変化させて、被試験論理回
路の動作裕度を試験するようにしている。したがって従
来の論理回路試験装置（こおいては、動作クロックの周
期を変えると試験用の印加パターンが印加されるときの
内部状態が定まらないので、」−記のような被試験論理
回路の試験をすることは実際」１内ｂ＋ｌ￥であった。When performing a functional test of a logic circuit, the period of the operating clock is varied over a wide range to test the operating margin of the logic circuit under test. Therefore, conventional logic circuit testing equipment (in this case, if the cycle of the operating clock is changed, the internal state when the test application pattern is applied is not determined), It was actually 1 b+l ¥.
〈発明の目的〉
この発明は上記のような特殊パターンを繰り返して印加
することにより初期状態となるような被試験論理回路の
試験において、動作クロックの周期を装えても被試験論
理回路の内部状態が変化するサイクル数を一定（こする
ことができ、したがってこのような被試験論理回路の試
験を行なうことかできる論理回路試験装置の試験パター
ン発生装置を提供しようとするものである。<Purpose of the Invention> The present invention provides a method for testing a logic circuit under test in which the initial state is obtained by repeatedly applying a special pattern such as the one described above. It is an object of the present invention to provide a test pattern generating device for a logic circuit tester that can maintain a constant number of cycles in which the signal changes, and therefore can test such a logic circuit under test.
〈発明の概要〉
この発明は、被試験論理回路が初期状態に達したとき発
生される一致信号をプログラムカウンタ昏こ印加する際
に、その一致信号をプログラムカウンタの動作クロック
をこ同ル」させるための遅延量ル」回路を経由して印加
することにより、一致信号か動作クロックの周期※こ無
関係番こその動作クロックの一定の回数後（こプログラ
ムカウンタ（こ印加される。このため被試験論理回路の
内部１）状態が、試験用の印加パターンが印加されるま
でＱこ、初期状態から進行するサイクル数は、動作クロ
ックの周期を変えても変化せず一定のサイクル数となる
。従ってこのような被試験論理回路を二対し、初期状態
から一定サイクルだけ内部状態が進行した後（こ試験用
の印加パターンを印加すること、又は初期状態から連続
して印加パタ−ンを印加する事ができるため、このよう
な被試験論理回路を止しく試験する事ができる。<Summary of the Invention> The present invention provides a method for applying a coincidence signal generated when a logic circuit under test reaches an initial state to the program counter, by causing the coincidence signal to synchronize with the operation clock of the program counter. By applying the delay amount through the "program counter" circuit, the match signal is applied to the operating clock cycle. Internal state of the logic circuit 1) Until the test application pattern is applied, the number of cycles that progress from the initial state remains constant even if the operating clock cycle is changed. After the internal state of two such logic circuits under test has progressed for a certain number of cycles from the initial state (applying the application pattern for this test, or applying the application pattern continuously from the initial state) Therefore, such a logic circuit under test can be tested without delay.
〈発明の実施例〉
第４図にこの発明による論理回路試験装置のパターン発
生装置の構成を示す。第４図をこおり・て第１図と共通
部分は第１図と同一番号を付している。２２０は遅延同
期回路であり、比較回路１１５からの一致信号１１６と
動作クロック１ｏ２が与えられ、その一致信号１１６を
動作クロック１０２と同期がとれるように遅延させて、
一致信号２０３としてプログラムカウンタ１０１（こ供
給する。<Embodiments of the Invention> FIG. 4 shows the configuration of a pattern generating device for a logic circuit testing device according to the present invention. The parts in FIG. 4 that are common to those in FIG. 1 are given the same numbers as in FIG. 1. 220 is a delay synchronization circuit, which is supplied with the coincidence signal 116 from the comparator circuit 115 and the operation clock 1o2, and delays the coincidence signal 116 so that it can be synchronized with the operation clock 102.
The program counter 101 is supplied as a match signal 203.
遅延量ル」回路２２０の具体的な４（・）成例を第５図
に示す。第５図（こおいて３３１〜３３４はフリップフ
ロップであり、３２１〜３２４は遅延回路である。A concrete example of the delay amount circuit 220 is shown in FIG. FIG. 5 (here, 331 to 334 are flip-flops, and 321 to 324 are delay circuits.
遅延（ＨＪ路３２１は動作クロック１０２をフリップフ
ロップ３３１〜３３４の１個分の動作遅延時間（こ相当
する時間だけ遅延させる。遅延回路３２２〜３２４のそ
れぞれの遅延時間は、この論理回路試験装置において用
いる動作クロック１０２の最高周波数のときの周期時間
よりも、フリップフロップ３３１〜３３４の１個分の動
作遅延時間ぶんだけ少ない時間（こ設定する。これらフ
リップフロップと遅延回路の接続段数は、遅延回路によ
る遅延時間の総和が第４図に示す試験パターン発生装置
におけるプログラムカウンタ１０１、メモ’Ｊ１０４、
波形整形回路１０６、被試験論理回路１０９、比較回路
１１５の各動作遅延時間の総和よりも犬となるよう（こ
設定する。遅延回路３２１〜３２４Ｇこより動作クロッ
ク１０２から一定時間それぞれ遅延した動作クロック３
０３．３０４．３０５．３０６が得られ、これらの動作
クロックにより一致信号１１６かフリップフロップ３３
４．３３３．３３２．３３１を順次経由して一致信号２
０３として出力される、
第６図及び第７は口よ、第４図及び第５図に示したこの
発・明（こよる論理回路試験装置のノ（ターン発生装置
の動作を示すタイムチャートである。Delay (HJ path 321 delays the operation clock 102 by a time corresponding to the operation delay time of one of the flip-flops 331 to 334. The delay time of each of the delay circuits 322 to 324 is A time shorter than the cycle time at the highest frequency of the operating clock 102 to be used by the operation delay time of one of the flip-flops 331 to 334 (this is set. The number of connection stages between these flip-flops and the delay circuit The total delay time due to the program counter 101, memo 'J104, in the test pattern generator shown in FIG.
This is set so that the delay time of each operation of the waveform shaping circuit 106, the logic circuit under test 109, and the comparison circuit 115 is longer than the sum total.
03.304.305.306 are obtained, and depending on these operating clocks, the match signal 116 or the flip-flop 33 is output.
Match signal 2 sequentially passes through 4.333.332.331
Figures 6 and 7 are time charts showing the operation of the turn generator of the logic circuit testing device of this invention shown in Figures 4 and 5. be.
第６図と第７図では動作クロックの周期を異ならせてい
る。In FIG. 6 and FIG. 7, the periods of the operating clocks are different.
第６図及び第７図くこおいて、動作クロ・ツク１０２か
印加されると、プログラムカウンタ１０２からは、被試
験論理回路の内部状態を進めるための特、殊パターンＤ
ｏを格納したアドレス［０，１が慄り返し出力される（
、１０５）。アドレス「０」はメモリ１０４に印加され
、メモ’Ｊ１０４からは特殊パターンＤＯ１期待値パタ
ーンＥＯ、一致検出制御信号が出力される（１０７．１
１２．１１４）。期待値パターンＥＯ１一致検出信号は
遅延回路１．１Ｌ１１３＆こよりそれぞれ遅延されて比
較回路（こ印加される。（１１７，１１８）。特殊パタ
ーンＤＯは波形整形回路１０６ヲこより波形整形されて
、被試験論理回路１０９に印加される（ １０８ ）。6 and 7, when the operation clock 102 is applied, the program counter 102 outputs a special pattern D for advancing the internal state of the logic circuit under test.
The address that stores o [0, 1 is output in return (
, 105). Address "0" is applied to the memory 104, and the special pattern DO1, expected value pattern EO, and coincidence detection control signal are output from the memo 'J104 (107.1
12.114). The expected value pattern EO1 match detection signal is delayed by the delay circuits 1, 1, and 113 and then applied to the comparison circuit (117, 118).The special pattern DO is waveform-shaped by the waveform shaping circuit 106 and output to the logic under test. is applied to the circuit 109 (108).
被試験論理回路１０９は、特殊・くターンＤＯ力；印加
されると動作を開始して内部状態を進め、データを比較
回路１１５（こ出力する（１１０）０１：ヒ１佼回路１
１５は、被試験論理回路１０９の出ノＪ力・ｊυｊイ寺
値Ｅｏと一致したとき（こ一致信号を出ツノする（１１
６）。この例では、第２図及び第３図の場合と同様（こ
、２つ目の動作クロック（こよ：クガーえられた特殊パ
ターンＤｏ ＋こより、被試験論理回路１０９の内部状
態が初期状態（こ達しｔこものとしている。The logic circuit under test 109 starts operating when a special output power is applied, advances the internal state, and outputs the data to the comparison circuit 115 (110)
15, when the output value of the logic circuit under test 109 matches the output value Eo (this match signal is output (11)
6). In this example, as in the case of FIGS. 2 and 3, the internal state of the logic circuit under test 109 is in the initial state (this is I've reached my goal.
このよう舎こして発生した一致信号１１６番よ、遅延し
た動作クロック３０３の２つ目の］くルス（こよってフ
リップフロップ３０１（こ取り込まれる（３０７）０フ
リ７ブフロンブ３０１に取り込まれｔこ一致信号２０３
は、さら（こ動作クロ７り３０４．３０５．３０６に同
期して次々をこサイクルシフトを行なし・一致信号２０
３としてプログラムカウンタ１０１（こ１１」力１１さ
れる。ブログフムカウンタ１０１ｉ１一致１言号２０３
が与えられるとアドレス「０」の繰りｋしを停止し、次
のアドレス「１」に進む。辺、後メモ！Ｊ１０１こ格納
された試験バタ〜ンが、動作クロック１０２（こ同期し
て順次読み出される。The coincidence signal No. 116 generated in this way is the second pulse of the delayed operation clock 303 (therefore, it is captured in the flip-flop 301 (307), and the coincidence signal is captured in the flip-flop 301 (307). signal 203
(This operation does not shift cycles one after another in synchronization with 7 cycles 304, 305, and 306. Coincidence signal 20
As 3, the program counter 101 (this 11) force 11 is applied.
When is given, it stops repeating the address "0" and proceeds to the next address "1". Side note! The test patterns stored in J101 are sequentially read out in synchronization with the operating clock 102.
第６１８１と第７図の対比から明らかなように、この発
明（こよる試験パターン発生装置においては、被試験ｈ
６ｎ理回路の内部状態が、試験用の印加パターンが与え
られるまで（こ初期状態から進んでしまうサイクル数は
Ａ、ＢｌＣの３サイクルで同一であり、“動作クロック
の周期Ｇこ影響されない。すなわちこの発明Ｑこよれば
プログラムカウンタ１０５、メモ’Ｊ１０４．波形整形
回路１０６、被試験論理回路１０９の動作遅延時間の和
Ｔｄと比較回路１１５の動作遅延時間との和よりもわず
かＯこ遅延した動作クロック３０３をこより一致信号１
１６を取り込み、それを順次同一周期の動作クロックに
よりシフトしてプログラムカウンタに−与えるようにし
ているから、動作クロックの周期を変えても、被試験論
理回路の内部状態の歩進は固定となる。As is clear from the comparison between FIG. 6181 and FIG.
The internal state of the 6n logic circuit is not affected by the period G of the operating clock until the test application pattern is applied (the number of cycles that progress from the initial state is the same for the three cycles A and BIC, and is not affected by the period G of the operating clock. According to this invention, the program counter 105, the memo 'J104, the waveform shaping circuit 106, the operation that is slightly delayed from the sum Td of the operation delay times of the logic circuit under test 109 and the operation delay time of the comparator circuit 115. Match signal 1 from clock 303
16 is taken in, shifted sequentially by the operating clock of the same cycle, and given to the program counter. Therefore, even if the operating clock cycle is changed, the progress of the internal state of the logic circuit under test is fixed. .
〈発明の効果〉
以」二のようにこの発明０こよれば、被試験論理回路の
内部状態が初期状態から進んでしまうサイクル数は、動
作クロックの周期（こががわらず一定であるため、被試
験論理回路を正しく評価することができる。すなわち、
第６図及び第７図のよう（こ内部状態かＡ、Ｂ、Ｃの一
定すイクル進むことを前提として、試験パターンをプロ
グラムすればよい。例えば先の例で被試験論理回路の初
期状悪か特殊パターンを６０回印加する毎Ｇこ現われる
場・合で、第６図のようＧこ内部状態が初期状態から３
サイクル進んでしまうような場合Ｇこは、一致信号かプ
ログラムカウンタ（こ与えられた後５７サイクルの間な
お特殊パターンを印加し、その後のサイクルから順次試
験用の印加パターンを印加するよう（こプログラムすれ
は、被試験論理回路の２回目の初期状態から連続して試
験用印加パターンを印加することができる。<Effects of the Invention> According to this invention as described in section 2, the number of cycles in which the internal state of the logic circuit under test advances from its initial state is The logic circuit under test can be evaluated correctly, that is,
As shown in FIGS. 6 and 7, test patterns can be programmed on the premise that the internal states A, B, and C progress through constant cycles.For example, in the previous example, if the initial state of the logic circuit under test is In this case, G appears every 60 times when a special pattern is applied, and the internal state of G changes from the initial state to 3 as shown in Figure 6.
If the cycle advances, the special pattern should be applied for 57 cycles after the coincidence signal or the program counter (this program In this case, the test application pattern can be continuously applied from the second initial state of the logic circuit under test.
第１図は従来の論理回路試験装置の試験バクーン発生装
置の構成を示すブロック図、第２は１及び第３図は第１
図の試験パターン発生装置の動作を示すタイムチャート
、第４図はこの発明による論理回路試験装置の試験パタ
ーン発生装置の（’ｆｌｌｌ−成を示すブロック図、第
５図は第４図番こ用いられている遅延同期回路の具体的
な構成を月くす回路図、第６図及び第７図は第４図に示
したこの発明（こよる試験パターン発生装置の動作を示
すタイムチャートである。
１０１；プログラムカウンタ １０４；メモリ１０６
；鼓形整形回路 １１１．１１３：遅延回路１０９；
被試験論理回路 １１５；１：ヒ較回路２２０；遅延同
期回路
３２１〜３２４１遅延回路
３３１〜３３４；フリップフロップ
特許出願人 クグダ埋イ１１１工業株式会社代理人
村松保男
第 １２
第 ４ 図
第 ５ 図Fig. 1 is a block diagram showing the configuration of a test bomb generator of a conventional logic circuit testing device;
FIG. 4 is a block diagram showing the ('flll-configuration) of the test pattern generator of the logic circuit testing device according to the present invention, and FIG. 6 and 7 are time charts showing the operation of the test pattern generator according to the present invention shown in FIG. 4. 101 ;Program counter 104;Memory 106
;Trumpet shaping circuit 111.113: Delay circuit 109;
Logic circuit under test 115; 1: Comparison circuit 220; Delay synchronization circuit 321-3241 Delay circuit 331-334; Flip-flop patent applicant Kuguda Umei 111 Industries Co., Ltd. Agent
Yasuo Muramatsu No. 12 Figure 4 Figure 5
Claims (1)
ターン発生装置（こおいて、被試験論理回路（こ印加す
る印加パターンと被試験論理回路より出力される出゛カ
データの判定に使用する期待値パターンと（こより構成
される試験パターンを格納する記憶装置と、試験時にお
いて試験パターンが格納されている該記憶装置のアドレ
スを発生するプログラムカウンクと、該記憶装置より出
力される］υ１待値パターンと被試験論理回路より出力
される出力データの論理比較を行なう比較回路と、該比
較回路での比較結果を該プログラム力ウンクムカウンタ
の動作クロックに同期して遅延された上記比較結果Ｇこ
より該プログラムカウンクで発生するアドレスのシーケ
ンスを変更する事を特徴とする論理回路試験装置の試験
パターン発生装置。A test pattern generator for a logic circuit tester that performs functional tests on logic circuits (in this case, the logic circuit under test (the application pattern to be applied and the expected value used to judge the output data output from the logic circuit under test) A pattern (a storage device that stores a test pattern consisting of the above, a program count that generates an address of the storage device where the test pattern is stored during testing, and a wait value outputted from the storage device) υ1 A comparison circuit that performs a logical comparison between the pattern and the output data output from the logic circuit under test, and a comparison result from the comparison circuit that is delayed in synchronization with the operation clock of the program output counter. A test pattern generating device for a logic circuit testing device, characterized in that the sequence of addresses generated in the program count is changed.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57206507A JPS5997065A (en) | 1982-11-25 | 1982-11-25 | Test pattern generating apparatus of logical circuit test apparatus |
| US06/554,337 US4584683A (en) | 1982-11-25 | 1983-11-22 | Logic circuit test system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57206507A JPS5997065A (en) | 1982-11-25 | 1982-11-25 | Test pattern generating apparatus of logical circuit test apparatus |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5997065A true JPS5997065A (en) | 1984-06-04 |
| JPH0429990B2 JPH0429990B2 (en) | 1992-05-20 |
Family
ID=16524509
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57206507A Granted JPS5997065A (en) | 1982-11-25 | 1982-11-25 | Test pattern generating apparatus of logical circuit test apparatus |
Country Status (2)
| Country | Link |
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| US (1) | US4584683A (en) |
| JP (1) | JPS5997065A (en) |
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Also Published As
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