JPS5944843A - Semiconductor integrated circuit device - Google Patents

Semiconductor integrated circuit device

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JPS5944843A
JPS5944843A JP57157253A JP15725382A JPS5944843A JP S5944843 A JPS5944843 A JP S5944843A JP 57157253 A JP57157253 A JP 57157253A JP 15725382 A JP15725382 A JP 15725382A JP S5944843 A JPS5944843 A JP S5944843A
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JP
Japan
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transistors
channel
type
transistor
circuit
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Application number
JP57157253A
Other languages
Japanese (ja)
Inventor
Hiroichi Ishida
博一 石田
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Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
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Publication date
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    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/10Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/118Masterslice integrated circuits
    • H01L27/11803Masterslice integrated circuits using field effect technology
    • H01L27/11807CMOS gate arrays

Abstract

PURPOSE:To improve integration density by forming adjacent P type and N type transistors with a gate interval widened. CONSTITUTION:The P type transistors 11, 13 and N type transistors 12, 14 which operate as complementary internal logic function elements are adjacently constituted in vertical. Thease gates are connected to the other parts through contacts 56, 57, 65, 66. Since interval of gates of transistors 11-14 are widened, wiring patterns do not occur short-circuitting even when these transistors are driven by different voltages. Accordingly, it is no longer necessary to provide an empty region on a chip and thereby integration density can be improved.

Description

【発明の詳細な説明】 この発明は半導体集積回路装置に係り、特にマスタース
ライス方式ゲートアレイLSIにおいて用いられる相補
型内部論理機能素子の構成方式の改良に関するものであ
る。
DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a semiconductor integrated circuit device, and particularly to an improvement in the configuration of complementary internal logic functional elements used in a master slice type gate array LSI.

一般に上記方式のゲートアレイは、第1図に示すように
、シリコンチップ(lOl)の周辺にLSI外部回路と
後述する内部回路を接続する入出力回路(102)およ
び、入出力回路(102)の内側にトランジスタのゲー
トをアレイ状に配列し、この内部ゲートを第1層アルミ
および第2層アルミによυ配線して内部論理機能素子の
集合体である内部回路(103)とにより構成され、内
部回路(103)の上側と下側に隣接して配線帯領域が
設けられているものである。なお、内部回路(103)
は、PチャンネルMOSトランジスタとNチャンネルM
O8)ランジスタからなる複数個の対をなしてこれら6
対の間に分離領域を設けることなく互いに隣接する6対
についてPチャンネル、NチャンネルMO8)ランジス
タがそれぞれ相隣合って並ぶように構成され、上記複数
個の対のうち所定個数の対を用いて論理機能を有する機
能素子が構成されている。
Generally, the gate array of the above method includes an input/output circuit (102) that connects an LSI external circuit and an internal circuit (to be described later) around a silicon chip (lOl), and an input/output circuit (102) as shown in FIG. It is composed of an internal circuit (103) which is a collection of internal logic functional elements by arranging the gates of transistors in an array inside, and wiring these internal gates through a first layer of aluminum and a second layer of aluminum. Wiring band regions are provided adjacent to the upper and lower sides of the internal circuit (103). In addition, the internal circuit (103)
is a P-channel MOS transistor and an N-channel M
O8) A plurality of pairs of transistors are connected to these 6
P-channel and N-channel MO8) transistors are configured to be arranged next to each other in six pairs adjacent to each other without providing a separation region between the pairs, and a predetermined number of pairs among the plurality of pairs are used. A functional element having a logical function is configured.

第2図は第1図における回路の一例を示す従来の3ステ
一トバツフア回路のシリコンチップ上のパターンの平面
図、第3図は同じく3ステ一トバツフア回路の論理回路
図および第4図はその等価回路図であシ、第2図におい
て右上シの斜線部分は第1層アルミ配線(第1アルミと
略す)を、左上シの斜線部分は第2層アルミ配線(第2
アルミと略す)を示し、そしてX印部分はコンタクトホ
ール(コンタクトと略す)を示している。これらの図に
おいて、(1) 、 (3) 、 (5) 、 (7)
 、 (91、(11)および(13)はシリコンチッ
プの一部に列状に配列されるPチャンネルMO8)ラン
ジスタ(以下、P型トランジスタト略す)、(2)、(
4L(6)、 (8)、<10)、(121オ、1: 
(#4)IrJl記各PチャンネルMO8)ランジスタ
とそれぞれ対をなすように互に隣接して列状に配列され
るNチャンネルMO8)ランジスタ(以下、N型トラン
ジスタと略す)、aっは入力端子、θeはコントロール
端子、a7)は出力端子、α(至)は正電源電圧VDD
が印加される電源端子と接続されるアルミなどの電源配
線、α■は負電源電圧VSSが印加される電源端子と接
続されるアルミなどの電源配線である。また、QυはP
型トランジスタ(3) 、 (5)とN型トランジスタ
(J 、 (6)からなる2人力ナンド(NAND)回
路、04はP型トランジスタ(1)とN型トランジスタ
(2)からなるインバータ、(ハ)はP型トランジスタ
(7) 、 (9)とN型トランジスタ(8) 、 Q
Oからなる2人力ノア(Nort)回路、C4)はP型
トランジスタaυ、 (13)からなるPチャンネル出
力トランジスタ、c!■はN型トランジスタa’a 、
 a4)からなるNチャンネル出力トランジスタである
FIG. 2 is a plan view of a pattern on a silicon chip of a conventional three-state buffer circuit showing an example of the circuit shown in FIG. 1, FIG. 3 is a logic circuit diagram of the same three-state buffer circuit, and FIG. In the equivalent circuit diagram, the shaded area in the upper right corner of Fig. 2 is the first layer aluminum wiring (abbreviated as 1st aluminum), and the shaded area in the upper left corner is the second layer aluminum wiring (abbreviated as 1st aluminum).
(abbreviated as aluminum), and the X-marked portion represents a contact hole (abbreviated as contact). In these figures, (1), (3), (5), (7)
, (91, (11) and (13) are P-channel MO8 transistors arranged in a row on a part of the silicon chip) (hereinafter referred to as P-type transistors), (2), (
4L(6), (8), <10), (121o, 1:
(#4) IrJl each P-channel MO8) transistor and N-channel MO8) transistor (hereinafter abbreviated as N-type transistor) arranged in a row adjacent to each other to form a pair, a is an input terminal , θe is the control terminal, a7) is the output terminal, α (to) is the positive power supply voltage VDD
α■ is a power supply wiring made of aluminum or the like that is connected to the power supply terminal to which the negative power supply voltage VSS is applied, and α■ is a power supply wiring made of aluminum or the like that is connected to the power supply terminal to which the negative power supply voltage VSS is applied. Also, Qυ is P
04 is an inverter consisting of P-type transistors (1) and N-type transistors (2), (H). ) are P-type transistors (7), (9) and N-type transistors (8), Q
A two-person Nort circuit consisting of O, C4) is a P-type transistor aυ, (13) is a P-channel output transistor, c! ■ is an N-type transistor a'a,
a4) is an N-channel output transistor.

ここで、コントロール端子0eは、第1アルミと分離さ
れた第2アルミ01)、第1アルミと第2アルミを接続
するスルーホールG湯、第1アルミとP型およびN型ト
ランジスタ(1) 、 (2)のコンタクト01゜04
)を通して各トランジスタ(1) 、 (2)のゲート
に接続され、これらトランジスタ(1) 、 (2)で
構成されるインバータ(23の入力側に接続されるとと
もに、P型。
Here, the control terminal 0e includes a second aluminum 01 separated from the first aluminum, a through hole G connecting the first aluminum and the second aluminum, a first aluminum and P-type and N-type transistors (1), (2) Contact 01゜04
) to the gates of the transistors (1) and (2), and is connected to the input side of the inverter (23) composed of these transistors (1) and (2), and is P-type.

N型トランジスタ(η〜00)で構成される2人力ノア
回路(2,1の一方の入力側、すなわち第1アルミ<3
7)。
A two-person NOR circuit (one input side of 2, 1, that is, the first aluminum < 3
7).

コンタクト0ωおよび(3G)を通してP型、N型トラ
ンジスタ(7) 、 (8)のゲートに接続される。そ
して、このもう一方の入力側つまりP型、N型トランジ
スタ(9) 、 (o)の各ゲートには入力端子0ωか
ら第2アルミ0樟、スルホール(41,第1アルミ艷お
よびコンタク) (41) 、 (421を通して接続
されている。この入力端子(1ωは、P型、N型トラン
ジスタ(3)〜(6)で構成される2人力ナンド回路e
υの一方の入力側、すなわち第1アルミ01よりコンタ
クトG13 、 (44)を通してP型およびN型トラ
ンジスタ(3) 、 (4Jの各ゲートに接続される。
It is connected to the gates of P-type and N-type transistors (7) and (8) through contacts 0ω and (3G). On the other input side, that is, the gates of the P-type and N-type transistors (9) and (o) are connected from the input terminal 0ω to the second aluminum wire and the through hole (41, the first aluminum wire and the contact hole) (41 ), (connected through 421. This input terminal (1ω) is a two-man NAND circuit e consisting of P-type and N-type transistors (3) to (6).
One input side of υ, that is, the first aluminum 01, is connected to the gates of P-type and N-type transistors (3) and (4J) through contacts G13 and (44).

さらに、2人力ナンド回路CDの他方の入力側つt!l
lp型、N型トランジスタ(5) 、 (6)のゲート
はインバータ(2邊の出力側つまりP型、N型トランジ
スタ(1) 、 (2)の各ドレイン(4!it 、 
(4G)がコンタクト(47) 、 (4Sおよび第1
アルミ(41力を経てコンタクト0へ61)を通して接
続されている。
Furthermore, the other input side of the two-man NAND circuit CD! l
The gates of the lp type and n type transistors (5) and (6) are connected to the inverter (the output side of the second side, that is, the drains of the p type and n type transistors (1) and (2) (4!it,
(4G) is the contact (47), (4S and the first
Connected through aluminum (61 to contact 0 via 41 force).

また、2人力ナンド回路(2I)の出力側すなわちN型
トランジスタ(6)のドレインりおよびP型トランジス
タ(3)’、 (5)のドレイン531はコンタクトe
54) 、 as)および第1アルミを経て、P型トラ
ンジスタ(II) t、 (+31から構成されるPチ
ャンネル出力トランジスタ(24)のゲートつまシコン
タクト(56) 、 67)を通してP型トランジスタ
α0菖lのゲートに接続される。そして、2人力ノア回
路C2漕の出力側、すなわちP型トランジスタ(9)の
ドレイン6槌はコンタクト6j、第1アルミと第2アル
ミのスルーホール釦0)を通して第2アルミIO,スル
ーホール鏝に接続されるとともに、N型トランジスタ(
8) 、 (10)のドレイン(631はコンタク) 
、(64)を通して第1アルミを経てN型トランジスタ
(12,θ4)から構成されるNチャンネル出力トラン
ジスタ(2つのゲートつま#)N型トランジスタθa 
、 (141のゲートにコンタクト[F]■−頭を通し
て接続されている。壕だ、上記各出力トランジスタ&4
) 、 (2つのドレインすなわちP型トランジスタa
υおよび0階のドレイン(7(i)はコンタクト(67
)、第1アルミ鏝およびスルーホール(6俤を通し、一
方N型トランジスタa乃およびQ4)のドレインσ0)
はコンタクト(71)、  スルホール(721を通し
て第2アルミ(73)により出力端子αηに接続されて
いる。なお、P型トランジスタ<11) 、θりのソー
スは正電源電圧VDDが印加される電源配線(1f0に
In addition, the output side of the two-man NAND circuit (2I), that is, the drain of the N-type transistor (6) and the drain 531 of the P-type transistors (3)' and (5) are connected to the contact e.
54), as) and the first aluminum, and the P-type transistor α0 iris through the gate pin contact (56), 67) of the P-channel output transistor (24) consisting of the P-type transistor (II) t, (+31). connected to the gate of l. Then, the output side of the two-man power NOR circuit C2 row, that is, the drain 6 of the P-type transistor (9) is connected to the second aluminum IO and through-hole through the contact 6j and the through-hole buttons 0) of the first aluminum and second aluminum. In addition to being connected, an N-type transistor (
8), Drain of (10) (631 is contact)
, (64) through the first aluminum to an N-channel output transistor (two gates) consisting of an N-type transistor (12, θ4) N-type transistor θa
, (Connected to the gate of 141 through the contact [F]
), (two drains or P-type transistors a
υ and the 0th floor drain (7(i) is the contact (67
), the first aluminum iron and the through hole (through the 6-hole, while the drain σ0 of the N-type transistor ano and Q4)
is connected to the output terminal αη by the second aluminum (73) through the contact (71) and the through hole (721).The P-type transistor <11) and the source of θ are connected to the power supply wiring to which the positive power supply voltage VDD is applied. (to 1f0.

N型トランジスタ(+2 、 (+(イ)のソースは負
電源電圧V8Bが印加される電源配線ぐ1にそれぞれ接
続されている。
The sources of the N-type transistors (+2, (+(a)) are respectively connected to the power supply line 1 to which the negative power supply voltage V8B is applied.

このように構成された回路においては、第3図に示す論
理回路から明らかなように、入力端子θ勤の入力信号を
人、コントロール端子(+6)の入力信号をCとし、か
つ2人力ナンド回路C!I)の出力をY、。
In the circuit configured in this way, as is clear from the logic circuit shown in Fig. 3, the input signal of the input terminal θ shift is human, the input signal of the control terminal (+6) is C, and it is a two-power NAND circuit. C! The output of I) is Y.

2人力ノア回路(2漠の出力をY!とじ、出力端子(1
7)の出力をYとすると、これら入力信号A、Cに対す
る出力Yの真理値表υ、下記第1表のとおりとなる。
2 manual Noah circuit (Y! output of 2 parts, output terminal (1
7), the truth table υ of the output Y for these input signals A and C is as shown in Table 1 below.

第  1  表 ただし、第1表においてHは高い方の論理レベル(VD
D)、Lは低い方の論理レベル(vss)を示し、2は
出力の不定状態を示している。
Table 1 However, in Table 1, H is the higher logic level (VD
D), L indicates the lower logic level (vss), and 2 indicates an undefined state of the output.

しかしながら、上記した従来のものでは、第2図のパタ
ーンに示すように、Pチャンネル出力トランジスタ、N
チャンネル出力トランジスタのゲート間隔が非常に小さ
いため、それらアルミ配Rり間において短絡を起しやす
くなる。そのため、−1ユ記各Pチヤンネル、Nチャン
ネルトランジスタのゲートを異なる電位で駆動できず、
第3し1に示1“出力トランジスタ024) 、 (2
’3rのP型、N型トランジスタを隣接して上下に配置
せずに、P型トランジスタ(+1> 、 (13)の片
側およびN型トランジスタa邊、a4)の片側を遊ばせ
るパターン配置になっていだので、その分だけチツプザ
イズが犬きくなシ、集積度が低下するという欠点があっ
た。
However, in the conventional device described above, as shown in the pattern of FIG.
Since the gate spacing of the channel output transistors is very small, short circuits are likely to occur between the aluminum wirings. Therefore, the gates of each P-channel and N-channel transistor in -1U cannot be driven at different potentials,
1" output transistor 024), (2
Instead of arranging the P-type and N-type transistors of '3r one above the other, the pattern layout allows one side of the P-type transistor (+1>, (13)) and one side of the N-type transistors a and a4 to be left open. As a result, the chip size becomes more difficult and the degree of integration decreases.

この発明はこのような欠点を解消するためになされたも
ので、その目的は、半導体チップ上に互に隣接して列状
に配列されるP型トランジスタとN型トランジスタを有
効に使用可能なパターン配置にすることによシ、集積度
を向上させた半導体集積回路装置を提供することにある
The present invention was made to eliminate such drawbacks, and its purpose is to provide a pattern that allows effective use of P-type transistors and N-type transistors arranged in rows adjacent to each other on a semiconductor chip. It is an object of the present invention to provide a semiconductor integrated circuit device with an improved degree of integration due to the arrangement.

このような目的を達成するだめに、この発明は、マスタ
ースライス方式半導体集積回路の内部ゲート領域の少な
くとも一部がP型トランジスタとN型トランジスタから
なる複数個の対をこれら6対の間に分離領域を設けるこ
となく互に隣接する上記対についてP型トランジスタお
よびN型トランジスタがそれぞれ相附合って並ぶように
構成され、上記複数個の対のうちの所要個数の対を用い
て論理機能を有する機能素子を構成し、かつ上記機能素
子に隣接する対のP型トランジスタおよびN型トランジ
スタのゲート電極をそれぞれ正電源電位負電源電位に保
持して当該P型トランジスタおよびN型トランジスタを
しゃ断させることによって上記機能素子を残余の部分か
ら電気的に分離する構成を1ケ所以上有する半導体集積
回路装置において、相隣シ合う1つ以上のP型トランジ
スタおよびN型トランジスタのゲート電極間を広げるこ
とによシ、これらP型トランジスタ、N型トランジスタ
のゲートに別々の信号を印加し得るようにしたものであ
る。
In order to achieve such an object, the present invention provides a method in which at least a portion of an internal gate region of a master slice type semiconductor integrated circuit includes a plurality of pairs consisting of a P-type transistor and an N-type transistor, separated between six pairs. P-type transistors and N-type transistors are arranged side by side in the pairs adjacent to each other without providing a region, and have a logic function using a required number of pairs among the plurality of pairs. By holding the gate electrodes of a pair of P-type transistors and N-type transistors constituting a functional element and adjacent to the functional element at a positive power supply potential and a negative power supply potential, respectively, to cut off the P-type transistor and N-type transistor. In a semiconductor integrated circuit device having one or more structures for electrically isolating the functional element from the remaining parts, it is possible to increase the distance between gate electrodes of one or more adjacent P-type transistors and N-type transistors. , it is possible to apply separate signals to the gates of these P-type transistors and N-type transistors.

以下、この発明の実施例を図面に基づいて説明する。Embodiments of the present invention will be described below based on the drawings.

第5図はこの発明による一実施例を示す第2図相当のシ
リコンチップ上のパターンの平面図である。この実施例
の回路においては、P型およびN型トランジスタQl)
〜Q4)以外は上記した従来の回路と同様であるが、上
下に隣接するP型トランジスタ0υ、θ3)、!:Nm
)ランジスタO”lJ 、 (14)のゲート間隔を広
けることにより、このトランジスタθl) 、 (13
)のゲートにP型、N型トランジスタ(3)〜(6)か
ら構成される2人力ナンド回路Qυの出力を印加すると
ともに、上記トランジスタ(1′21. (+4)のゲ
ートにP型。
FIG. 5 is a plan view of a pattern on a silicon chip corresponding to FIG. 2, showing one embodiment of the present invention. In the circuit of this example, P-type and N-type transistors Ql)
〜Q4) is the same as the conventional circuit described above, except that the vertically adjacent P-type transistors 0υ, θ3), ! :Nm
) By widening the gate spacing of transistor O"lJ, (14), this transistor θl), (13
) is applied with the output of a two-person NAND circuit Qυ consisting of P-type and N-type transistors (3) to (6), and the P-type is applied to the gate of the transistor (1'21. (+4)).

N型トランジスタ(η〜00)から構成される2人力ノ
ア回路(23)の出力を印加せしめて動作させるように
したものである。なお、マスタースライス方式にて回路
を構成する場合、上記各トランジスタθυ〜04)の動
作を満足するように、これらトランジスタのゲート間隔
を広げると、それに伴ってトランジスタθ1)〜(14
)以外のゲート間隔も広くなる。
It is operated by applying the output of a two-person NOR circuit (23) composed of N-type transistors (η~00). Note that when configuring a circuit using the master slice method, if the gate spacing of these transistors is widened so as to satisfy the operation of each of the transistors θυ~04), the transistors θ1)~(14)
) gate spacing will also become wider.

このように、この発明は、互いに隣合うP型トランジス
タ(II)、(1■とN型トランジスタθ21.(+4
)のゲート間隔を広げることによってこれらP型トラン
ジスタQI) 、 (+31(!: N型トランジスタ
02)、(I4)ノ各ゲートに異種の電圧を加えて動作
できるので、第5図に示すように9片側のP型およびN
型トランジスタを遊ばせることなく上下に配置すること
ができ、その結果、集積度を向上させることができる。
In this way, the present invention has two mutually adjacent P-type transistors (II), (1■) and N-type transistors θ21.(+4
) By widening the gate spacing of these P-type transistors QI), (+31 (!: N-type transistor 02), (I4)), it is possible to operate by applying different voltages to each gate, as shown in Figure 5. 9 P type and N on one side
The type transistors can be arranged one above the other without any gaps, and as a result, the degree of integration can be improved.

なお、上述の実施例では3ステ一トバツフア回路の出力
トランジスタに適用した場合について示したが、この発
明は、3ステ一トバツフア回路の出力トランジスタ以外
でも適用でき、例えばトランスミッションゲートを用い
たフリップフロップ回路、シフトレジスタ回路、メモリ
回路等に適用することができる。
In addition, although the above-mentioned embodiment shows the case where it is applied to the output transistor of a 3-step buffer circuit, the present invention can also be applied to other than the output transistor of a 3-step buffer circuit, for example, a flip-flop circuit using a transmission gate. , shift register circuits, memory circuits, etc.

以上説明したように、この発明によれば、半導体チップ
上において遊んでいるトランジスタを低減化できるので
、集積度を向上させることができる。特に今後、  C
MOSゲートアレイにランダムアクセスメモリ等が入る
ようになると、トランスミッションゲートを使用せずに
して構成することができなくなり、lチップに例えば5
00ケのメモリが入ったとすると、500のn倍の遊ん
でいるトランジスタを使用することができ、高集積度化
にすぐれた効果がある。
As described above, according to the present invention, the number of idle transistors on a semiconductor chip can be reduced, so that the degree of integration can be improved. Especially in the future, C.
When random access memory etc. are included in MOS gate arrays, it becomes impossible to configure them without using transmission gates.
If 00 memories are included, n times as many idle transistors as 500 can be used, which has an excellent effect on high integration.

【図面の簡単な説明】[Brief explanation of drawings]

第1図はゲートアレイの概略構成図、第2図は従来の一
例を示す3ステ一トバツフア回路の半導体チップ上のパ
ターンの平面図、第3図は同じく3ステ一トバツフア回
路の論理回路図、第4図はその等価回路図、第5図し1
、この発明による一9!:雄側を示す3ステ一トバツフ
ア回路の半導体チップ上のパターンの平面図である。 (1) 、 (3) 、(5)、(力、 (9) 、 
(+D 、θ3)・・・・PチャンネルMO8)ランジ
スタ(P型トランジスタ)、(2) 、 (41゜(6
) 、 (8) 、 00) 、 (1の、θ4)・・
・・NチャンネルMO8)ランジスタ(N型トランジス
タ)、0ω・・・・入力HM 子)(1,6)・・・・
コントロール端子、07)・・・・出力端子、(21)
・・・・2人力ナンド回路、(社)・・・・インバータ
、e:n・・・・2人力ノア回路、(2a°°°・Pチ
ャンネル出力トランジスタ、(2句・・・・Nチャンネ
ル出力トランジスタ。 代理人  葛  野  信  − 第1図 +02 第2図 19 第3図
FIG. 1 is a schematic configuration diagram of a gate array, FIG. 2 is a plan view of a pattern on a semiconductor chip of a three-step buffer circuit showing an example of the conventional technology, and FIG. 3 is a logic circuit diagram of the same three-step buffer circuit. Figure 4 is its equivalent circuit diagram, Figure 5 and 1
, 19 according to this invention! : A plan view of a pattern on a semiconductor chip of a three-step buffer circuit showing the male side. (1), (3), (5), (force, (9),
(+D, θ3)...P-channel MO8) transistor (P-type transistor), (2), (41° (6
), (8), 00), (1, θ4)...
...N-channel MO8) transistor (N-type transistor), 0ω...Input HM child) (1,6)...
Control terminal, 07)...Output terminal, (21)
...2-man-powered NAND circuit, (company)...Inverter, e:n...2-man-powered NOR circuit, (2a°°°・P channel output transistor, (2 phrases...N channel) Output transistor. Agent Shin Kuzuno - Figure 1 +02 Figure 2 19 Figure 3

Claims (1)

【特許請求の範囲】[Claims] 半導体チップの一部にトランジスタが列状に並べられて
成る内部ゲート領域と、該内部ゲート領域に隣接して設
けられた配線帯領域を有するマスタースライス方式半導
体集積回路の上記内部ゲート領域の少なくとも一部が、
PチャンネルMOSトランジスタとNチャンネルMO8
)ランジスタとからなる複数個の対をこれら各対の間に
分離領域を設けることなく互いに隣接する上記対につい
て各PチャンネルMO8)ランジスタおよびNチャンネ
ルMO8)ランジスタがそれぞれ相隣合って並ぶように
構成され、上記複数個の対のうちの所要個数の対を用い
て論理機能を有する機能素子を構成し、かつ上記機能素
子に隣接する上記対の各Pチャンネルトランジスタおよ
びNチャンネルトランジスタのゲート電極をそれぞれ正
電源電位および負電源電位に保持して当該Pチャンネル
MOSトランジスタおよびNチャンネルMO8)ランジ
スタをしゃ断させることによって上記機能素子を残余の
部分から電気的に分離する構成を1ケ所以上有する半導
体集積回路装置において、上記PチャンネルMO8)ラ
ンジスタ、NチャンネルMOSトランジスタのゲート電
極間を広げることによシ、これらPチャンネルMO8)
ランジスタウNチャンネルMO8)ランジスタのゲート
に別々の信号を印加できるようにしたことを特徴とする
半導体集積回路装置。
At least one of the internal gate regions of a master slice type semiconductor integrated circuit has an internal gate region in which transistors are arranged in a row in a part of a semiconductor chip, and a wiring band region provided adjacent to the internal gate region. The department is
P-channel MOS transistor and N-channel MO8
) transistors, each of the P-channel MO8) transistors and the N-channel MO8) transistors are configured to be arranged side by side, respectively, for the pairs adjacent to each other without providing a separation region between each pair. a functional element having a logic function using a required number of pairs among the plurality of pairs, and gate electrodes of each of the P-channel transistors and N-channel transistors of the pair adjacent to the functional element, respectively. A semiconductor integrated circuit device having at least one structure that electrically isolates the functional element from the rest by holding the P-channel MOS transistor and the N-channel MO8) transistor at a positive power supply potential and a negative power supply potential, thereby electrically isolating the functional element from the remaining parts. In this case, by widening the distance between the gate electrodes of the P-channel MO8) transistor and the N-channel MOS transistor, these P-channel MO8)
Langistau N-channel MO8) A semiconductor integrated circuit device characterized in that separate signals can be applied to gates of transistors.
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