JPS593855B2 - 半導体回路を有するハイブリツド回路 - Google Patents

半導体回路を有するハイブリツド回路

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JPS593855B2
JPS593855B2 JP53050200A JP5020078A JPS593855B2 JP S593855 B2 JPS593855 B2 JP S593855B2 JP 53050200 A JP53050200 A JP 53050200A JP 5020078 A JP5020078 A JP 5020078A JP S593855 B2 JPS593855 B2 JP S593855B2
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Description

【発明の詳細な説明】 本発明は導電体を設けた絶縁性基体を含み、この絶縁性
基体の上に半導体回路を設け、この半導体回路を導電ト
ラックを有する絶縁性のフレキシブルな薄膜に結合した
半導体素子で構成し、この半導体素子の上記薄膜とは反
対側を上記基体に固３０着し、さらに上記薄膜上の導電
トラックの端を基体上の導電体に結合したハイブリッド
回路に関するものである。
このようなハイブリット回路は例えばオランダ国特許願
第６９１５９９２号により知られている。
３５この特許願に於いては半導体素子をはんだ又は導電
性の接着剤によつて基体に固着している。
又薄膜上の導電トラックの端は基体上の導電体にはんだ
付されている。この場合これ等の結合を行なう段階で問
題を生じる。すなわちはんだ又は導電性の接着剤が半導
体素子の下から押し出されて、薄膜の導電トラツクをシ
ヨートさせてしまう恐れがある。このように結合時には
んだや接着剤が相当量押し出されてしまうのを避けるた
めに半導体素子と基体との間に固定されていないスペー
サーを入れる方法が提案されている。しかしこの方法は
複雑であり、大量生産には向かない。半導体回路を所望
の小さな寸法とすると、薄膜の端付近で導電トラツクの
端は接近して位置するようになる。
このトラツクの端と基体上の導電体との結合ははんだ付
とするのが好適である。この場合にもやはり結合時には
んだが押し出されてこの領域でシヨートが起きる確率が
高まるのを防止することは大変難しい。本発明の目的は
はじめに述べた種類の・・イブリツド回路で、半導体素
子を基体上にアセンブルする際に起きるシヨートの問題
を効果的に解決して、半導体素子を有する薄膜を基体に
簡単な方法で固着させることができるようにしたハイブ
リツド回路を提供することにある。
本発明に於いてはこの目的を達する為に半導体素子が結
合する部分の近くの基体上にスペーサーを形成し、この
スペーサーを半導体素子の下側に少なくとも部分的に配
置して半導体素子がこれ等に触れるようにし、結合材料
が半導体素子と基体との間のスペースを完全に満たすよ
うにし、基体上の、薄膜が基体に結合する位置の近くの
導体間に細長いスペーサーを配置し、この土に薄膜の端
部が接するようにし、これ等の細長いスペーサー間の空
間を薄膜上の導電性トラツクと基体上の導電体とを結合
する結合材料で満たしたことを特徴とするものである。
半導体素子の下側にあるスペーサーは半導体素子との接
合面を形成し、この高さは半導体素子と基本との距離を
正確に決定する。
したがつてこの高さのために例えばはんだや接着剤のよ
うな結合材料の使用量は、半導体素子の結合面が完全に
あるいはほぼ完全に基体に結合される分だけに抑えるこ
とができ、薄膜の導電トラックペンヨードするのを確実
に避けることができる。必要にして十分な厚さのはんだ
あるいは接着剤により結合を行なうことは、熱による結
合部の疲労を避けるのにも又好適である。薄膜との結合
領域に於いて基体上の導電体間に位置する細長いスペー
サーは、中間に在る例えばはんだのような結合材料が薄
膜によつて横に押し出されるのを防ぐ。こうすれば導電
トラツクと基体上の導電体との結合が正しく行なわれ、
この結合部に於いて隣接する導体間でのシヨートは起こ
り得ない。又適当な高さの細長いスペーサーは薄膜のそ
りを制限し、したがつて薄膜にかかるストレスを小さく
する。好適な実施例に於いてはスペーサーをほぼ長方形
の片で形成し、その内側の各側端から指状の部分が延び
てこれが半導体素子の下側に入るようにし、さらにこの
スペーサーの外側の少なくとも対向する２つの側端から
、薄膜の端の方向に多数の指状の部分が延びているよう
にする。
このようにスペーサーのパターンを構成すると、一つあ
るいはそれ以上の導電体をこの長方形の片の下に設ける
ことができるという利点もある。なぜならこれ等が薄膜
の導電トラツクと接触しないからである。ハイブリツド
回路の基体には導電体、抵抗、誘電体をシルクスクリー
ン法による厚膜技術で設けることがしばしば行なわれて
いる。本発明の好適な実施例ではスペーサーを、基体上
にこれらの他の目的のものを設ける時に使用する厚膜技
術を用いて形成する。このようにスペーサーの設置を他
の目的に必要な厚膜層の設置と同時に実施することがで
きるので製造時に別の工程を行なう必要はない。以下図
面につき本発明を詳細に説明する。
第１図に示す実施例に於いて絶縁基体１は導電体２，３
を有し、基体は例えば酸化アルミニウムより成り、導電
体は例えばパラジウム一銀層より成つている。
図示はしないが、通常はこのような基体上に厚膜技術例
えばスクリーン印刷法によつてコーテイングを行なつて
さらに別の導電体、抵抗そしてガラスのような絶縁層を
所望のパターンで設けることもできる。例えば絶縁層を
形成するのと同時にスペーサーとしてのパターン６，７
を半導体素子５を支持している絶縁性のフレキシプルな
薄膜４から成る半導体回路との接続点の近くに形成する
。薄膜４は例えば厚さ２５ミクロンのポリイミドで形成
し、その上に導電性のトラツク８を８ミクロンの厚さに
設ける。第２図は絶縁材料のスペーサ６，７の配置の一
例の一部を示す平面図である。第３図は他の実施例を示
している。第１図と第２図に於いてはスペーサーはビー
ム片６，７として形成されている。薄膜４はその端縁が
スペーサー７上に位置するように基体上に被せ、この際
、半導体素子はスペーサー６の端部で支えられる。基体
１の半導体素子が被さる領域には例えばシルクスクリー
ン法によりペースト状のはんだを設ける。このはんだの
表面積は半導体素子の表面積よりも小さく選び、その高
さはビーム片６の厚さよりも大きく選ぶ。はんだは又導
電体上にも設けてビーム７間の空間も満たすようにする
。基体への結合を行なう時には、半導体素子の薄膜４と
は反対側ではんだを押しつぶして、半導体素子５がスペ
ーサー６に押しつけられるようにする。
こうすればはんだは半導体素子５のほぼ端迄押し出され
るだけで、薄膜上の導電トラツクとシヨートする可能性
は無くなる。薄膜４上の導電トラツクの端は、ビーム片
７間に設けられたはんだによつて基体１上の導電体２に
接続される。
ビーム片７ははんだが隣接する導電体２間をシヨートさ
せるのを防ぐ。半導体素子５と基体１との距離、したが
つてスペーサ一６の厚さは２０〜４０ミクロンの間とす
るのが好適である。
例えばスクリーン印刷法によつて設けられたはんだペー
ストの厚さは約１５０〜２００ミクロンで、このペース
トは体積比で４０％のはんだ粉を含んでいる。元のはん
だの表面積は半導体素子の表面積の５０１：Ｆ６以下の
寸法を持つようにするのが好適である。第３図はスペー
サーのパターンの好適な実施例を示している。
このパターンの外側の寸法は大体薄膜４の寸法に一致さ
せる。長方形の片１０は４つの内側に突出した指型の部
分１１を有し、ここに半導体素子を押しつけるようにす
る。導電体を薄膜の導電トラツクに結合するために、は
んだを部分１２の間に設ける。このようなパターンは一
つのアツセンブリを構成するので簡単につくることがで
きる。片状の部分１０は薄膜の導電トラツク間がシヨー
トするのを防ぎ、基体上に設けることのできる別の導電
体間のシヨートも防ぐ。図に於いてスペーサーは細長い
部分として描かれているが半導体素子を支えるためには
必らずしもこうする必要はない。任意の所望の形、例え
ば３つの小さな突起を半導体素子の下側にのみ設けるよ
うにすることもできる。スペーサーの材料はこの領域で
絶縁する必要がなければ抵抗性の材料又は導電性の材料
とすることもできる。さらにはんだペースト以外の電気
的そして／あるいは熱的に導電性の接着剤を使用するこ
ともできる。
【図面の簡単な説明】
第１図は薄膜を半導体素子に結合する方法を示したハイ
ブリツド回路の部分の断面図、第２図は第１図の部分の
平面図、第３図は薄膜を半導体素子に結合する部分の基
体上にあるスペーサーの一実施例の平面図である。 １・・・・・・基体、２，３・・・・・・導体、４・・
・・・・薄膜、５・・・・・・半導体素子、６，７・・
・・・・スペーサー、８・・・・・・導電性トラツク。

Claims (1)

  1. 【特許請求の範囲】 １ 導電体を設けた絶縁性の基体を含むハイブリッド回
    路で、導電トラックを有する絶縁性のフレキシブルな薄
    膜に結合した半導体素子より成る半導体回路を上記基体
    上に設け、上記半導体素子の薄膜とは反対側を基体に結
    合し、薄膜上の導電トラックの端を基体上の導電体に結
    合したハイブリッド回路に於いて、前記基体の半導体素
    子との結合部付近にスペーサーを形成し、このスペーサ
    ーを半導体素子の下側に少なくとも部分的に配置して半
    導体素子がこのスペーサーの上に接するようにし、半導
    体素子と基体の間のスペース全体を結合材料で満たし、
    薄膜が基体と結合する部分の付近に基体の導電体の間に
    細長いスペーサーを設け、この上に薄膜の側端が接する
    ようにし、この細長いスペーサーの間の空間を導電性の
    結合材料で満たし、薄膜上の導電トラックの端と基体上
    の導電体とを接続したことを特徴とするハイブリッド回
    路。 ２ 特許請求の範囲１記載のハイブリッド回路に於いて
    スペーサーをほぼ長方形の片として形成し、この内側の
    各辺から指状の部分が上記半導体素子の下側に延びるよ
    うにし、さらに上記長方形の外側の少なくとも対向する
    ２つの辺から数多くの指状の部分を上記薄膜の端の方に
    延在させたことを特徴とするハイブリッド回路。 ３ 特許請求の範囲１又は２記載のハイブリッド回路に
    於いて、スペーサーを基体上に他の目的で使われる厚膜
    材料で形成したことを特徴とするハイブリッド回路。
JP53050200A 1977-05-02 1978-04-28 半導体回路を有するハイブリツド回路 Expired JPS593855B2 (ja)

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JPS53136481A JPS53136481A (en) 1978-11-29
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DE (1) DE2817480C2 (ja)
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GB (1) GB1553559A (ja)
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