JPS59227141A - 絶縁モ−ルド型半導体装置 - Google Patents
絶縁モ−ルド型半導体装置Info
- Publication number
- JPS59227141A JPS59227141A JP10071283A JP10071283A JPS59227141A JP S59227141 A JPS59227141 A JP S59227141A JP 10071283 A JP10071283 A JP 10071283A JP 10071283 A JP10071283 A JP 10071283A JP S59227141 A JPS59227141 A JP S59227141A
- Authority
- JP
- Japan
- Prior art keywords
- resin
- case
- insulating plate
- bonded
- semiconductor chip
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 17
- 239000011347 resin Substances 0.000 claims abstract description 24
- 229920005989 resin Polymers 0.000 claims abstract description 24
- 238000000465 moulding Methods 0.000 claims abstract description 4
- 238000005219 brazing Methods 0.000 claims description 6
- 239000000463 material Substances 0.000 claims description 6
- 239000011810 insulating material Substances 0.000 claims 1
- 239000000853 adhesive Substances 0.000 abstract description 13
- 230000001070 adhesive effect Effects 0.000 abstract description 13
- 239000008188 pellet Substances 0.000 abstract description 6
- 230000008646 thermal stress Effects 0.000 abstract description 4
- 230000004888 barrier function Effects 0.000 abstract description 3
- 238000002955 isolation Methods 0.000 abstract description 3
- 230000005855 radiation Effects 0.000 abstract 1
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical group [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 6
- 229910052802 copper Inorganic materials 0.000 description 6
- 239000010949 copper Substances 0.000 description 6
- 239000002994 raw material Substances 0.000 description 5
- 230000017525 heat dissipation Effects 0.000 description 3
- 238000009413 insulation Methods 0.000 description 3
- 230000035939 shock Effects 0.000 description 2
- 238000004026 adhesive bonding Methods 0.000 description 1
- 238000005452 bending Methods 0.000 description 1
- 238000000502 dialysis Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000035882 stress Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/02—Containers; Seals
- H01L23/04—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls
- H01L23/053—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls the container being a hollow construction and having an insulating or insulated base as a mounting for the semiconductor body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/484—Connecting portions
- H01L2224/4847—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond
- H01L2224/48472—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond the other connecting portion not on the bonding area also being a wedge bond, i.e. wedge-to-wedge
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、半導体チップと外気との遮断性にすぐれ、か
つ、熱的ショックに強い構造の絶縁モールド型半導体装
置に関する。
つ、熱的ショックに強い構造の絶縁モールド型半導体装
置に関する。
第１図に従来の絶縁モールド型半導体装置、例えは、サ
イリスタの一例を示す。
イリスタの一例を示す。
従来型は、放熱板１にロー材３ａにより絶縁板３が接着
され、絶縁板３はロー材４ａ、５ａ、６ａにより銅板４
，５．６に接着され、更に、銅板４゜５．６に、それぞ
れ、アノード端子】１、カソード端子１２、ゲート端子
１３がロー材１１ ａ、 １２ａ１１３ａにより接着さ
れている。一方、銅板５にはロー材７ａによりペレット
７が接着されており、ペレット７のカソード、ゲートは
、カソードリード９及びゲートリード８により、ロー材
９ａ、ｇａを介してカソード端子１２、ゲート端子１３
に接着されている。ケース２は樹脂系接着剤２ｂより、
放熱［１と接着しており、レジン等のモールド樹脂ＩＣ
をケース２の上部にだけ充満し、いわゆる中空構造をと
っており、ペレットにかかる熱的応力を緩和するととも
に、外気と素子内部と５Ｃ遮断する構造になっている。
され、絶縁板３はロー材４ａ、５ａ、６ａにより銅板４
，５．６に接着され、更に、銅板４゜５．６に、それぞ
れ、アノード端子】１、カソード端子１２、ゲート端子
１３がロー材１１ ａ、 １２ａ１１３ａにより接着さ
れている。一方、銅板５にはロー材７ａによりペレット
７が接着されており、ペレット７のカソード、ゲートは
、カソードリード９及びゲートリード８により、ロー材
９ａ、ｇａを介してカソード端子１２、ゲート端子１３
に接着されている。ケース２は樹脂系接着剤２ｂより、
放熱［１と接着しており、レジン等のモールド樹脂ＩＣ
をケース２の上部にだけ充満し、いわゆる中空構造をと
っており、ペレットにかかる熱的応力を緩和するととも
に、外気と素子内部と５Ｃ遮断する構造になっている。
しかし、ケース２と放熱板１との接着に、樹脂系の接着
剤だけを用いた構造であるため、接着のムラから部分的
に接着していない箇所が生じたり、′または、完全に接
着していても外気との透析層が薄いために、湿気等の素
子内部への浸透を短時間に許してしまい、絶縁耐圧及び
素子の電気的特性ケ著しく低下させる欠点があった。
剤だけを用いた構造であるため、接着のムラから部分的
に接着していない箇所が生じたり、′または、完全に接
着していても外気との透析層が薄いために、湿気等の素
子内部への浸透を短時間に許してしまい、絶縁耐圧及び
素子の電気的特性ケ著しく低下させる欠点があった。
本発明の目的は、半導体チップにかかる熱的応力全従来
型となんら変わることなく、かつ、半導体チップと外気
との遮断性を著しく向上させた絶縁モールド型半導体装
置を提供するにめる。
型となんら変わることなく、かつ、半導体チップと外気
との遮断性を著しく向上させた絶縁モールド型半導体装
置を提供するにめる。
本発明の特徴は、ケースを二重構造にすることにある。
第２図は本発明の一実施例を示す。
素子の電気的接続等の内部構造は、従来のものとかわら
ず、素子内部の周辺部？樹脂系接着剤１４ｂでケース１
４を絶縁板３と接着しており、アノード端子１１、カソ
ード端子１２、ケート端子１３はケース１４の内部より
突き出ている。更に、樹脂系接着剤１５ｂで、外部樹脂
ケース１５を放熱板１と接着させ、内部樹脂ケース１４
と外部樹脂ケース１５の間には、モールド樹脂１０を
。
ず、素子内部の周辺部？樹脂系接着剤１４ｂでケース１
４を絶縁板３と接着しており、アノード端子１１、カソ
ード端子１２、ケート端子１３はケース１４の内部より
突き出ている。更に、樹脂系接着剤１５ｂで、外部樹脂
ケース１５を放熱板１と接着させ、内部樹脂ケース１４
と外部樹脂ケース１５の間には、モールド樹脂１０を
。
充満する構造にしてあり、内部ケース１４の内部は中空
に保たれている。
に保たれている。
素子内部が従来型と同様に中空構造であるため、温度差
の厳しい環境下でも熱的応力がベレット７に直接影響を
及ぼすことがなく、しかも、外気と素子内部との遮断距
離を従来型の数倍にすることができるため、遮断の信頼
性が従来型よりも格段に向上する。
の厳しい環境下でも熱的応力がベレット７に直接影響を
及ぼすことがなく、しかも、外気と素子内部との遮断距
離を従来型の数倍にすることができるため、遮断の信頼
性が従来型よりも格段に向上する。
又、アノード端子１１、カソード端子１２、ケート端子
１３會内部ケース１４の内部より突き出す構造としてい
るため、モールド樹脂１０による応力が端子１１．１２
．１３の接着面に直接影響を及はすことがない。又、ア
ノード端子１１、カソード端子１２、ゲート端子１３が
曲がっていたリズして接着されている場合には、端子１
１，１２゜１３が内部ケース１４を突き出さない構造と
じているため、ケース１４會接着する際に、端子の曲が
９、ズレを発見できる。
１３會内部ケース１４の内部より突き出す構造としてい
るため、モールド樹脂１０による応力が端子１１．１２
．１３の接着面に直接影響を及はすことがない。又、ア
ノード端子１１、カソード端子１２、ゲート端子１３が
曲がっていたリズして接着されている場合には、端子１
１，１２゜１３が内部ケース１４を突き出さない構造と
じているため、ケース１４會接着する際に、端子の曲が
９、ズレを発見できる。
本実施例によれば、ケースの接着面を全て平面としてい
るので、々″−スの接着性が良く、接着作業が容易であ
る。
るので、々″−スの接着性が良く、接着作業が容易であ
る。
又、外部樹脂ケース１５と放熱板１との接着には樹脂系
接着剤１５ｂｔ−用いているが、接着剤の付きが不完全
で外部ケースと放熱板との間にわずかな隙間ができた物
曾には、モールド樹脂’ｔ−汗人した際に、この隙間か
らケース外部へモールド樹脂が流出するため、外部ケー
ス１５による遮断の不完全なものを製造１０セス中に発
見できるというメリットもあり、遮断性の良い高１６幀
性の製品を提供することができる。
接着剤１５ｂｔ−用いているが、接着剤の付きが不完全
で外部ケースと放熱板との間にわずかな隙間ができた物
曾には、モールド樹脂’ｔ−汗人した際に、この隙間か
らケース外部へモールド樹脂が流出するため、外部ケー
ス１５による遮断の不完全なものを製造１０セス中に発
見できるというメリットもあり、遮断性の良い高１６幀
性の製品を提供することができる。
本発明によれば熱的ショックに強く、１．かも、素子内
部と外気との遮断性全従来型よりも著しく向上できる半
導体装［を提供することができる。
部と外気との遮断性全従来型よりも著しく向上できる半
導体装［を提供することができる。
第１図は従来の絶縁モールド型半導体装置の断面図、第
２図は本発明の一実施例の半導体装置の断面（９）でお
る。 １・・・放熱板、２・・・樹脂ケース、３・・・接着剤
、４・・・銅板、５・・・銅板、６・・・銅板、７・・
・ペレット、８・・・内部ゲートリード、９・・・内部
カソードリード、１゜・・・モールド樹脂、１１・・・
アノード端子、１２・・・カソード端子、１３・・・ゲ
ート端子、１４・・・内部樹脂ケース、１５・・・外部
樹脂ケース、２ｂ・・・接着剤、３ａ・・・ローＬ
４ａ・・・ロー材、５ａ・・・ロー材、６ａ・・・ａ−
Ｌ’ｉａ・・・ロー材、８ａ・・・ｏ−１、’＋ａ・・
・ロー材、１２ａ・・・” ｕ、１３ ａ・・・ロー
材、１４第 ｌ 口 ノー 唇 ２ 口
２図は本発明の一実施例の半導体装置の断面（９）でお
る。 １・・・放熱板、２・・・樹脂ケース、３・・・接着剤
、４・・・銅板、５・・・銅板、６・・・銅板、７・・
・ペレット、８・・・内部ゲートリード、９・・・内部
カソードリード、１゜・・・モールド樹脂、１１・・・
アノード端子、１２・・・カソード端子、１３・・・ゲ
ート端子、１４・・・内部樹脂ケース、１５・・・外部
樹脂ケース、２ｂ・・・接着剤、３ａ・・・ローＬ
４ａ・・・ロー材、５ａ・・・ロー材、６ａ・・・ａ−
Ｌ’ｉａ・・・ロー材、８ａ・・・ｏ−１、’＋ａ・・
・ロー材、１２ａ・・・” ｕ、１３ ａ・・・ロー
材、１４第 ｌ 口 ノー 唇 ２ 口
Claims (1)
- 【特許請求の範囲】 １、放熱板の一生面上の少なくとも一部に、ロー材によ
り接着しつる筒状絶縁板を固定し、前記筒状絶縁机内の
少なくとも一部に電気的に接続された半導体チップと、
複数個の１！極を設け、前記筒状絶縁板の内部にモール
ド樹脂を充満し、前記半導体チップ、０１１記％極及び
前記絶縁板を外気より遮断する構造の絶縁モールド型半
導体ｋＴＩＬＬおいて、 前記筒状絶縁板上に前記半導体チップを棟りょうに内部
ケースを設け、この内部ケースと前記筒状絶縁板との間
に電気的絶縁材を充満したことを特徴とする絶縁モール
ド型半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10071283A JPS59227141A (ja) | 1983-06-08 | 1983-06-08 | 絶縁モ−ルド型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10071283A JPS59227141A (ja) | 1983-06-08 | 1983-06-08 | 絶縁モ−ルド型半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59227141A true JPS59227141A (ja) | 1984-12-20 |
Family
ID=14281271
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10071283A Pending JPS59227141A (ja) | 1983-06-08 | 1983-06-08 | 絶縁モ−ルド型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59227141A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0513618A (ja) * | 1991-07-04 | 1993-01-22 | Mitsubishi Electric Corp | 半導体装置 |
-
1983
- 1983-06-08 JP JP10071283A patent/JPS59227141A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0513618A (ja) * | 1991-07-04 | 1993-01-22 | Mitsubishi Electric Corp | 半導体装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US11239132B2 (en) | Semiconductor power device with corresponding package and related manufacturing process | |
| US4142203A (en) | Method of assembling a hermetically sealed semiconductor unit | |
| KR20210022271A (ko) | 고열전도를 위한 히트싱크 노출형 반도체 패키지 및 그 제조방법 | |
| JPS598358Y2 (ja) | 半導体素子パツケ−ジ | |
| JPS59227141A (ja) | 絶縁モ−ルド型半導体装置 | |
| US5063435A (en) | Semiconductor device | |
| JPH0645504A (ja) | 半導体装置 | |
| JPH04249353A (ja) | 樹脂封止型半導体装置 | |
| JP2002110867A (ja) | 半導体装置及びその製造方法 | |
| CN104051362B (zh) | 具有顶侧绝缘层的半导体封装 | |
| JPH05283562A (ja) | 樹脂封止型半導体装置 | |
| JP2564771B2 (ja) | 放熱板付き半導体装置及びその製造方法 | |
| US11721615B2 (en) | Coupled semiconductor package | |
| JPS6020942Y2 (ja) | 半導体装置 | |
| KR0168841B1 (ko) | 금속전자 패키지 및 그 제조공정 | |
| JPS6011652Y2 (ja) | 樹脂モ−ルド型の半導体装置 | |
| JP3318449B2 (ja) | 半導体素子収納用パッケージ | |
| JP2792637B2 (ja) | 半導体素子収納用パッケージ | |
| JP2518721Y2 (ja) | 半導体素子収納用パッケージ | |
| JPS62205650A (ja) | 半導体装置用基板 | |
| JP2807472B2 (ja) | 半導体装置およびその製造方法 | |
| JPS6314465Y2 (ja) | ||
| JP2922718B2 (ja) | 半導体素子収納用パッケージ | |
| JPS6236299Y2 (ja) | ||
| JPH0613483A (ja) | 半導体素子収納用パッケージ |