JPS5920031A - Data transfer device - Google Patents

Data transfer device

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JPS5920031A
JPS5920031A JP12925282A JP12925282A JPS5920031A JP S5920031 A JPS5920031 A JP S5920031A JP 12925282 A JP12925282 A JP 12925282A JP 12925282 A JP12925282 A JP 12925282A JP S5920031 A JPS5920031 A JP S5920031A
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command
circuit
data transfer
channels
chaining
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Shuji Hisanaga
久永　修司
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NEC Corp
Nippon Electric Co Ltd
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    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
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    • G—PHYSICS
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    • G06F13/10—Program control for peripheral devices
    • G06F13/12—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor
    • G06F13/122—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor where hardware performs an I/O function other than control of data transfer

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Abstract

PURPOSE:To prevent a channel common control part from being provided with a higher processing capability than is needed by providing a means which changes a priority level in accordance with a current executing command in case of a chaining operation. CONSTITUTION:When a SEEK command is transferred to an input/output control part, a prescribed data transfer is performed under the control of a buffer control circuit 14. When this data transfer is terminated, the chanining operation request is issued. At this time, since stored contents of a command interpreting storage circuit 18 are 0, the chaining operation is performed after the processing of another service request if this service request has a higher priority level. When a SEARCH command is transmitted to the input/output control part, the stored contents of the circuit 18 become 1. A prescribed data transfer is executed under the control of the buffer control circuit 14. After this data transfer, the chaining request is transmitted from the input/output control part. At this time, since the stored contents of the circuit 18 are 1, the channel common control part processes this service request most preferentially.

Description

【発明の詳細な説明】 （発明の属する技術分野の説明） 本発明は腹数のチャネルと単数のチャネル共通制御部と
を具備したデータ転送装置に関し、特にチェイニング動
作を効率的に行なうためのデータ転送装置の内部構成に
関する。DETAILED DESCRIPTION OF THE INVENTION (Description of the technical field to which the invention pertains) The present invention relates to a data transfer device equipped with an anti-number of channels and a single channel common control unit, and particularly relates to a data transfer device that is equipped with a number of channels and a single channel common control unit, and particularly relates to a data transfer device that is equipped with a plurality of channels and a single channel common control unit. This relates to the internal configuration of a data transfer device.

（従来技術の説明） 従来からチャネル共通制御部によって複数のチャネルを
制御する形式のデータ転送装置では・チェイニング動作
におけるチャネルからチャネル共通制御部へのサービス
要求の送出方法は、如何なるチェイニング動作において
も常に高速性を有するサービス要求として行力うもので
あった。　このため、チャネルの共通制御方法としては
、それに合わせて高速でサービス要求の処理を省力う必
要があった。　しかし、チェイニング動作では必らずし
もすべてが高速性を要するものではない。　例えば、第
１図に示すようなチャネルプログラムは通常、ディスク
装置によって実行される典型的な形式のプログラムであ
る。　この中で’　Ｓ　ＥＡ１％ＣＨ”　コマンドかう
”ＲＥＡＤ　　ＤＡ’Ｉ’Ａ’コマンドへのチェイニン
グ動作は高速で行なわれるべきでおるが　ｗ３ＥＥＫ嘗
　コマンドから”　５ＥＡＲ（：：］−Ｉ′　コマンド
へのチェイニング動作は必らずしも高速で行なう必要は
ない。　しかし、従来の方法では第１図に示すすべての
チェイニング動作を高速で実行しようとするため、多数
のチャネルを必要とスルヨうなシステムにおけるデータ
転送装置の場合、高い処理能力のチャネル共通制御部を
備えなければならないという欠点があった。(Description of Prior Art) Conventionally, in a data transfer device of a type in which a plurality of channels are controlled by a channel common control unit, the method for sending a service request from a channel to a channel common control unit in a chaining operation is This has always been done as a high-speed service request. Therefore, as a common channel control method, it is necessary to speed up processing of service requests accordingly. However, not all chaining operations necessarily require high speed. For example, a channel program such as that shown in FIG. 1 is typically a typical type of program executed by a disk device. In this, the chaining operation from the 'SEA1%CH' command to the 'READ DA'I'A' command should be performed at high speed, but the chaining operation from the w3EEK嘗 command to the '5EAR(::]-I' command The chaining operation does not necessarily have to be performed at high speed.However, in the conventional method, all the chaining operations shown in Figure 1 are attempted to be performed at high speed, which requires a large number of channels and creates a complicated system. In the case of a data transfer device in the above, there was a drawback that a channel common control unit with high processing capacity had to be provided.

（発明の詳細な説明） 本発明の目的は、高速でチェイニング動作を行なうべき
か否かをチャネル内部で判断することにより、必要性に
応じて割当てられた優先度を有するサービス要求をチャ
ネル共通制御部に対して送出し、これによシ従来方式の
欠点を除去して不必要に高い処理能力を備えたチャネル
共通制御部を具備することのないデータ転送装置を提供
することにある。(Detailed Description of the Invention) An object of the present invention is to determine within a channel whether or not to perform a chaining operation at high speed, so that a service request having a priority assigned according to necessity can be shared across a channel. It is an object of the present invention to provide a data transfer device which eliminates the drawbacks of the conventional system and does not include a channel common control section having an unnecessarily high processing capacity.

（発明の構成と作用の説明） 本発明は複数のチャネルと単数のチャネル共通制御部と
を具備したデータ転送装置において、各チャネルが駆動
回路と、受信回路と、バッファ制御回路と、■１０イン
ターフェース回路と、コマンド解釈記憶回路とから成立
つように構成したものである。(Description of Structure and Effects of the Invention) The present invention provides a data transfer device equipped with a plurality of channels and a single channel common control section, in which each channel has a drive circuit, a reception circuit, a buffer control circuit, and (10) an interface. It is configured to consist of a circuit and a command interpretation/memory circuit.

駆動回路は他の装置、例えば中央処理装置や主記憶装置
などへデータを送出するための回路である。　受信回路
は他の装置、例えば中央処理装置や主記憶装置などから
データを受信するための回路である。　バッファ制御回
路は駆動回路、ならびに受信回路を通してデータ転送を
制御するための回路である。　　Ｉ１０インターフェー
ス制御回路はデータ転送以外の工／凸動作、例えば起動
の制御、報告の制御、リセットの制御、タイミングの監
視、チェイニングなどを制御する回路である。The drive circuit is a circuit for sending data to other devices, such as a central processing unit or a main memory device. The receiving circuit is a circuit for receiving data from other devices, such as a central processing unit or a main storage device. The buffer control circuit is a circuit for controlling data transfer through the driving circuit and the receiving circuit. The I10 interface control circuit is a circuit that controls processing/convex operations other than data transfer, such as startup control, reporting control, reset control, timing monitoring, and chaining.

コマンド解釈記憶回路はコマンドを解釈して記憶するだ
めの手段を含んだ回路である。The command interpretation and storage circuit is a circuit that includes means for interpreting and storing commands.

本発明によるデータ転送装置は複数のチャネ゛ルと単数
のチャネル共通制御部とを具備し〜単数のチャネル共通
°制御部が複数のチャネルからのサービス要求を優先順
位にしたがって制御し、最も優先度の高いサービス要求
をひとつだけ受付けることによって逐次チャネルの制御
を行なう。　さらに、実行中のチャネルにおいて現在実
行中のコマンドが終了したときには、次のコマンドに他
のコマンドをチェインするだめのチェイニング動作を高
速で行なうべきが否かを）現在実行中のコマンドを解釈
記１．！回路に解釈して記憶させ、現在実行中のコマン
ドが終了してチェイニング動作を行なう場合には、チャ
ネル共通制御部に対して記憶の内容に基づきチェイニン
グ動作の高速性の要否を表示してサービスを行なう。The data transfer device according to the present invention includes a plurality of channels and a single channel common control unit, and the single channel common control unit controls service requests from the plurality of channels according to priorities, and the highest priority The channel is controlled sequentially by accepting only one service request with a high value. Furthermore, when the command currently being executed in the channel that is being executed ends, it is necessary to interpret and record the command currently being executed. 1. ! It is interpreted and stored in the circuit, and when a chaining operation is performed after the command currently being executed is completed, the channel common control unit is informed as to whether high-speed chaining operation is necessary or not based on the contents of the memory. service.

実施例 次に、本発明について図面を参照して詳細に説明する。Example Next, the present invention will be explained in detail with reference to the drawings.

′Ａ′２図は本発明に関連する計算機システムの一実施
例であム　１はデータ転送装置、２は中央処理装置、３
は主記憶装置、４は複数の入出力制御装置４１〜４ｎ、
！：υ成る入出カニｌｉ制御部である。Figure 'A'2 shows an embodiment of a computer system related to the present invention. 1 is a data transfer device, 2 is a central processing unit, and 3 is a computer system related to the present invention.
4 is a main storage device, 4 is a plurality of input/output control devices 41 to 4n,
! :υ is the input/output crab li control section.

牙２図において、データ転送装置１は本発明によるもの
である。　また、珂・３図は本発明によるデータ転送装
置１の一実施例の概略を示すブロック図である。　第３
図において、データ転送装置１はチャネル共通制御部１
１、ならびに２・１〜オｎのチャネル１２１〜１２ｎ’
ｅ含むチャネル部１２から構成され、共通バス信号線１
３によシ牙１〜田・ｎのチャネル１２１〜１２ｎがチャ
ネル共通制御部１１に接続されている。In Figure 2, the data transfer device 1 is according to the invention. Further, FIG. 3 is a block diagram schematically showing an embodiment of the data transfer device 1 according to the present invention. Third
In the figure, a data transfer device 1 is a channel common control section 1.
1, and 2.1 to on channels 121 to 12n'
It consists of a channel section 12 including a common bus signal line 1.
Channels 121 to 12n of the channels 1 to 3 are connected to the channel common control section 11.

２１４図はｎ個のチャネル１２１〜１２１１の内のひと
つを取出し、このチャネルが従来技術によって構成され
た場合の論理構造を説明するためのブロック図である。FIG. 214 is a block diagram for explaining the logical structure when one of the n channels 121 to 1211 is taken out and this channel is constructed according to the prior art.

オ・４図において、チャネルはバッファ制御回路１４と
い駆動回路１５と、ｒ１０インターフェース制御回路１
６と、受信回路１７とから成立つ。In Figure 4, the channels include a buffer control circuit 14, a drive circuit 15, and an r10 interface control circuit 1.
6 and a receiving circuit 17.

劃・４図において、バッファ制御回路１４は駆動回路と
から成立つものでちる。　また、Ｉ１０インターフェー
ス制御回路１６はデータ転送以外の動作＼すなわち起動
の制御、報告の制御、リセットの制御、タイミングの監
視、チェイニング動作の制御などを行なう。In Figure 4, the buffer control circuit 14 is comprised of a drive circuit. Further, the I10 interface control circuit 16 performs operations other than data transfer, such as startup control, reporting control, reset control, timing monitoring, and chaining operation control.

この回路においてチェイニング動作ヲ行なうのは、周辺
制御装置から受信回路１７を通して入力さレタチエイニ
ング動作要求に基づく場合である。This circuit performs the chaining operation based on a retouching operation request input from the peripheral control device through the receiving circuit 17.

次に本発明によるデータ転送装置のチャネルのｉｔｕ＋
作をぢ・５図によって詳細に説明する。Next, itu+ of the channel of the data transfer device according to the present invention
The work will be explained in detail using Figure 5.

珂・５図においては、２・４図に対［７−ごコマンド解
釈記憶回路１８を付加したものであり、コマンド解釈記
憶回路１８はコマンドを解釈して記憶する手段より構成
され−〔いる１、 この回路をさらに詳細に説明した回路図が第６図である
１、　第６図に示したコマンド解釈記憶回路ではコマン
ドのパターンをデコーダ１９によってＭＭＬ、入力され
たコマンドが’　Ｓ　ＥＡ　ＲＣＨ’コマンドであると
きにのみデコーダ１９の出力の状態を１にする０　よっ
て、′ＳＪすＡＲＣｌ−ＩＷコマンドではデコーダ１９
の出力がフリップフロップ２３をセットする。　　しか
し、入力されたコマンドが’　Ｓ　ＥＡ　坪Ｃ１（”　
コマンド以外のときには出力の状態が０となり、フリッ
プフロップ２３はリセットされる。In Figure 5, a command interpretation storage circuit 18 is added to Figures 2 and 4, and the command interpretation storage circuit 18 is composed of means for interpreting and storing commands. , A circuit diagram explaining this circuit in more detail is shown in FIG. 6. 1. In the command interpretation and storage circuit shown in FIG. The state of the output of the decoder 19 is set to 1 only when
The output of sets flip-flop 23. However, the input command is ' S EA tsubo C1(''
When the command is not a command, the output state becomes 0 and the flip-flop 23 is reset.

以上の牙３図から第６図による説明に基づいて、さらに
詳細な説明を加える。A more detailed explanation will be added based on the above explanation with reference to FIGS. 3 to 6.

第１図に示すチャネルプログラムを牙３図に示すデータ
転送装置１が実行する場合、まず最初のコマンドである
　”５ＥＥＫ’コマンドをチャネル共通制御部１１は主
記憶装置３よシ読出し、このチャネルプログラムを実行
するためのチャネルに渡す。When the data transfer device 1 shown in FIG. 3 executes the channel program shown in FIG. to the channel for execution.

第５図において、Ｉ／６インターフエース制御回路１６
は”５ＥＥＫ’コマンドを受取υ〜駆動回路１５を介し
て入出力制御部４に送出する。In FIG. 5, the I/6 interface control circuit 16
receives the “5EEK” command and sends it to the input/output control unit 4 via the drive circuit 15.

同時に、コマンド解釈記憶回路１８は該当コマンドを解
読するが、解読されたコマンドが’５ＥＡＲＣＩ（１コ
マンドではないだめ、第６図に示すフリップフロップ２
３はリセット状態の一！、マである。　該当コマンドが
入出力制御部４に渡されると、所定のデータ転送がバッ
ファ制御回路１４の制御のもとで実行される。　所定の
データ転送が終了すると、入出力制御部４よりチェイニ
ング動作の要求が送出され、工１０インターフェース制
御回路１６はチャネル共通制御部１１に対してチェイニ
ング動作のサービス要求を送出する。At the same time, the command interpretation and storage circuit 18 decodes the corresponding command, but the decoded command is '5EARCI (not one command), and the flip-flop 2 shown in FIG.
3 is a reset state! , is Ma. When the relevant command is passed to the input/output control section 4, a predetermined data transfer is executed under the control of the buffer control circuit 14. When the predetermined data transfer is completed, the input/output control section 4 sends a request for a chaining operation, and the interface control circuit 16 of the device 10 sends a service request for a chaining operation to the channel common control section 11.

このとき、上記のようにコマンド解釈記憶回路１８のフ
リップフロップ２３はリセット状態であるから、チェイ
ニング動作のサービス要求の優先度は低いことになる。At this time, since the flip-flop 23 of the command interpretation and storage circuit 18 is in the reset state as described above, the priority of the chaining operation service request is low.

　チャネル共通制御部１１に対して他のサービス要求が
あって、そちらの方が優先度が高い場合、そちらのサー
ビス要求の処理をした後、チェイニング動作のサービス
要求を処理することになる。　チェイニングのサービス
要求が処理されると、牙１図の’５ＥＡＲＣＨ’コマン
ドが主記憶装置３よυ読出され、該当コマンドが上記チ
ャネルに渡される。If there is another service request to the channel common control unit 11 and that service request has a higher priority, the service request for the chaining operation is processed after that service request is processed. When the chaining service request is processed, the '5EARCH' command shown in Figure 1 is read out from the main memory 3, and the corresponding command is passed to the channel.

このとき、Ｉ１０インターフェース制御回路１６から駆
動回路１５を通して入出力制御部４に対して”５ＥＡＲ
ＣＨ’　　コマンドを送出する。　同時に、コマンド解
釈記憶回路１８は該当コマンドを解読するが、このコマ
ンドが’５ＥＡＲＣＨ”コマンドであるため、フリップ
フロップ２３がセットされる。At this time, "5EAR" is sent from the I10 interface control circuit 16 to the input/output control unit 4 through the drive circuit 15.
Send the CH' command. At the same time, the command interpretation and storage circuit 18 decodes the corresponding command, and since this command is a '5EARCH' command, the flip-flop 23 is set.

該当コマンドが入出力制御部４に渡されると、所定のデ
ータ転送がバッファ制御回路１４の制御のもとで実行さ
れる。　所定のデータ転送が終了すると、入出力制御部
４よυチェイニング動作の要求が送出され１．［１０イ
ンターフェース制御回路１６はチャネル共通制御部１１
に対してチェイニング動作のサービス要求を送出する。When the relevant command is passed to the input/output control section 4, a predetermined data transfer is executed under the control of the buffer control circuit 14. When the predetermined data transfer is completed, a request for υ chaining operation is sent from the input/output control unit 4, and 1. [10 The interface control circuit 16 is the channel common control unit 11
Sends a service request for chaining operation to.

今回は上記コマンド解釈記憶口ｍｘｔｓのフリップフロ
ップ２３がセットされているため、チェイニング動作の
優先度は高いことに彦シ、チャネル共通制御部１１は該
当サービス要求に対して高い優先順位をもって処理をす
ることになる。This time, since the flip-flop 23 of the command interpretation storage port mxts is set, the chaining operation has a high priority, and the channel common control unit 11 processes the corresponding service request with high priority. I will do it.

この結果、チャネル共通制御部１１が第１図の１１ＡＤ
　　ＤＡＴＡ”コマンドを他の要求より優先して主記憶
装置３から胱出し、チャネルに渡す動作を実行する。　
以下の動作は上記”５ＥＥＫ’コマンド、ならびに”５
ＥＡＲＣＨ”コマンドの動作と類似しているので省略す
る。As a result, the channel common control unit 11
DATA" command is given priority over other requests and is taken out of the main memory 3 and passed to the channel.
The following operations are based on the above “5EEK” command and “5EEK” command.
Since the operation is similar to that of the "EARCH" command, the explanation will be omitted.

（発明の詳細な説明） 本発明には以上説明したようにチェイニング動作を行な
う場合、現在実行中のコマンドに対応して優先度を変更
する手段をチャネル内部に設けることによυ、チャネル
共通制御部が効率的にサービス要求を受付けて処理を実
行し得るため、不必要に高い処理能力を具備したチャネ
ル共通制御部を具備することがないと云う効果がある。(Detailed Description of the Invention) In the present invention, when performing chaining operations as described above, by providing a means inside the channel to change the priority in accordance with the command currently being executed, Since the control unit can efficiently accept service requests and execute processing, there is an advantage that there is no need to provide a channel common control unit with an unnecessarily high processing capacity.

【図面の簡単な説明】[Brief explanation of the drawing]

牙１図は本発明によるデータ転送装置を含むシステムに
よって実行することができるチャネルプログラムの一例
を示す図である。 第２図は本発明によるデータ転送装置を含むシステム構
成における一実施例を示すブロック図である。 第３図は本発明によるデータ転送装置の構成における一
実施例を示すブロック図である。 ２・４図は従来技術により構成したチャネルの構成の一
例を示す図である。 牙５図は本発明によるデータ転送装置に使用するチャネ
ルの構成における一実施例を示すブロック図である。 第６図は第５図に示すチャネルに使用されているコマン
ド解釈記憶回路の回路構成における一実施例を示すブロ
ック図である。 １・・・データ転送装置　２・・・中央処理装置計・・
主記憶装置　　　４・・・入出力制御部４１〜４ｎ・・
・入出力制御装置 １１・・・チャネル共通制御部 １２・・・チャネル部　　　１２１〜１２１１・・・チ
ャネル１３−０．共通バス　　　　１４・・・バッファ
制御回路１５・・・駆動回路 １６・・・Ｉ１０インターフェース制御回路１７・・・
受信回路 １８・・・コマンド解釈記憶回路 １９・・・デコーダ　　　　２０．２１・・・ＡＮＤゲ
ート２２・・・ＮＡＮＤゲート ２３・・・フリップフロップ 特許出１１人日本電気株式会社 代理人　弁理士　　井　ノ　ロ　　　　壽第４図 才５図 ２６図 ■−−−−−−−−−−画FIG. 1 is a diagram illustrating an example of a channel program that can be executed by a system including a data transfer device according to the present invention. FIG. 2 is a block diagram showing an embodiment of a system configuration including a data transfer device according to the present invention. FIG. 3 is a block diagram showing one embodiment of the configuration of a data transfer device according to the present invention. FIGS. 2 and 4 are diagrams showing an example of the structure of a channel constructed according to the prior art. FIG. 5 is a block diagram showing an embodiment of a channel configuration used in a data transfer device according to the present invention. FIG. 6 is a block diagram showing one embodiment of the circuit configuration of the command interpretation and storage circuit used in the channel shown in FIG. 1...Data transfer device 2...Central processing unit...
Main storage device 4...I/O control unit 41-4n...
- Input/output control device 11...Channel common control section 12...Channel section 121-1211...Channel 13-0. Common bus 14...Buffer control circuit 15...Drive circuit 16...I10 interface control circuit 17...
Receiving circuit 18...Command interpretation memory circuit 19...Decoder 20.21...AND gate 22...NAND gate 23...Flip-flop 11 people who have patented NEC Corporation Agent Patent attorney Inoro Hisashi 4th figure 5th figure 26th drawing

Claims (1)

【特許請求の範囲】[Claims] 複数のチャネルと単数のチャネル共通制御部とを具備し
、前記単数のチャネル共通制御部が前記複数のチャネル
からのサービス要求を優先順位にしたがって制御し、最
も優先度の高いサービス要求をひとつだけ受付けること
によって逐次チャネルの制御を行なうように構成したデ
ータ転送装置において、前記複数のチャネルのそれぞれ
が、他装置へデータを送出するための駆動回路と、他装
置からデータを受信するための受信回路と、前記駆動回
路ならびに前記受信回路を通してデータ転送を制御する
ためのバッファ制御回路と、前記データ転送以外の　Ｖ
Ｏ動作の制御を行なうだめのＩ１０インターフェース制
御回路と、コマンドを解釈して記憶するための手段を含
んだコマンド解釈記憶回路とを具備し、前記複数のチャ
ネルのひとつにおいて現在実行中のコマンドが終了して
、次のコマンドに他のコマンドをチェインするだめのチ
ェイニング動作を高速で行なうべきか否かを、現在実行
中のコマンドを前記解釈記憶回路に解釈して記憶させ、
現在実行中のコマンドが終了してチェイニング動作を行
なう場合には、前記チャネル共通制御部に対して前記記
憶の内容に基づきチェイニング動作の高速性の要否を表
示してサービス要求を行なうように構成したことを特徴
とするデータ転送装置。The channel includes a plurality of channels and a single channel common control unit, and the single channel common control unit controls service requests from the plurality of channels according to priority, and accepts only one service request with the highest priority. In the data transfer device configured to sequentially control channels by controlling the channels, each of the plurality of channels includes a drive circuit for sending data to another device and a reception circuit for receiving data from the other device. , a buffer control circuit for controlling data transfer through the driving circuit and the receiving circuit, and a V other than the data transfer.
an I10 interface control circuit for controlling O operations; and a command interpretation and storage circuit including means for interpreting and storing commands, the command interpretation and storage circuitry comprising means for interpreting and storing commands, the command being currently executed in one of the plurality of channels being terminated. and causing the currently executed command to be interpreted and stored in the interpretation storage circuit to determine whether a chaining operation for chaining another command to the next command should be performed at high speed.
When a chaining operation is to be performed after the command currently being executed is completed, a service request is made to the channel common control unit by displaying whether or not high-speed chaining operation is required based on the contents of the memory. A data transfer device characterized in that it is configured as follows.
JP12925282A 1982-07-23 1982-07-23 Data transfer device Granted JPS5920031A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP12925282A JPS5920031A (en) 1982-07-23 1982-07-23 Data transfer device

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JP12925282A JPS5920031A (en) 1982-07-23 1982-07-23 Data transfer device

Publications (2)

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JPS5920031A true JPS5920031A (en) 1984-02-01
JPS622349B2 JPS622349B2 (en) 1987-01-19

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JP12925282A Granted JPS5920031A (en) 1982-07-23 1982-07-23 Data transfer device

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62247443A (en) * 1986-03-20 1987-10-28 Fujitsu Ltd Channel control system

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62247443A (en) * 1986-03-20 1987-10-28 Fujitsu Ltd Channel control system

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JPS622349B2 (en) 1987-01-19

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