JPS5917897B2 - Ａ−ｄ変換器 - Google Patents

Description

【発明の詳細な説明】 本発明はアナログ信号をディジタル信号に変換するＡ−
Ｄ変換器に関する。

一般に、アナログ信号はコンピュータ処理又は信号処理
を行う前にＡ／Ｄ変換器によってディジタル形式の信号
に変換される。

Ａ／Ｄ変換器はｔｏ秒毎にアナログ信号の瞬時振幅をサ
ンプルし、そして各サンプルの実際の振幅にもつとも近
い振幅値を表わすディジタル・ワード信号に変換する。

なお、前記のワード信号は前記変換器により使用されて
いるビット数で実行される。

アナログ波形をサンプルした実際の振幅と、得られたデ
ィジタル・ワード信号により表わされた振幅との差は、
一般にディジタル化雑音と呼ばれている。

前記のサンプリング処理により正確に表わすことができ
るアナログ信号の最高周波数はナイキスト周波数として
知られ、それはサンプリング周波数の１／２に等しい。

もしアナログ信号が高周波数を含むと、それはサンプリ
ング周波数とヘテロダイン動作をなし、その高調波かナ
イキスト周波数の下位に存在する信号として発生する。

これは了りアシング（ａｌｉａｓｉｎｇ）として知られ
ている。

このアリアシングを除くために、アナログ信号はナイキ
スト周波数又はそれ以下の斜断周波数をもった低域通過
フィルタを通過させるが、これは前記の遮断域を鋭くし
、そして位相ひずみを大きくする。

そのためにアナログ・フィルタの使用は避けることが望
ましい。

実際には５０Ｈｚ又は６０Ｈｚの商用電源からの干渉で
複雑なアリアシング効果を生ずる。

そのためにアナログ信号をＡ／Ｄ変換器に導入する前に
ノツチ・フィルタが使用され、そして前記の周波数を減
衰させるけれども、これはある位相誤差を導入すること
になる。

したがって、本発明はディジタル化雑音及びアリアシン
グを減少させると共に、積分形Ａ／Ｄ変換器の次段にデ
ィジタル・フィルタを用いることにより商用周波数の影
響を除去せんとするものである。

その理由については以下に詳述するとしてもつとも重要
なことはサンプル・ホールド形Ａ／Ｄ変換器よりも固有
雑音をもっているが、積分形Ａ／Ｄ変換器を使用するこ
とにより上記の良い結果が期待されるということである
。

第１図は従来のＡ／Ｄ変換器を示すブロック図である。

図において、２はアナログ信号を送りだす信号源で、こ
の信号周波数は商用電源からの５０又は６０サイクルに
おける干渉と同様に１／２ｔｏの最大周波数を含んでい
る。

前記の干渉による影響はノツチ・フィルタ４により減少
できる。

このフィルタ４は前記信号源２に接続され、そしてアナ
ログ信号は低域通過又は非アリアス・フィルタ６により
１ ／２ ｔｏのナイキスト周波数でカットオフされる
。

フィルタ６の出力はサンプル・ホールド形Ａ／Ｄ変換器
８に印加される。

ここで変換器８はｔ。

秒の間隔でアナログ信号をサンプルし、これら各サンプ
リング時におけるアナログ信号の瞬時振幅をそれぞれデ
ィジタル・ワード信号に変換して送りだす。

既に指摘したように、フィルタ６のようなアナログ・フ
ィルタはアナログ信号に望ましくない位相偏移を生じ、
それがＡ／Ｄ変換器８に印加されるので、ディジタル信
号に誤差を生ずる。

第２図は本発明の一実施例によるＡ−Ｄ変換器を説明す
るためのブロック図である。

５０Ｈ２又は６０Ｈｚの商用電源からの干渉と同様に所
定の最高周波数よシも高い信号成分を含んでいる信号は
、アナログ信号源１０から積分形Ａ／Ｄ変換器１２に供
給される。

積分形Ａ／Ｄ変換器１２は時間的に連続して繰り返し積
分動作を行ない、アナログ信号源１０かものアナログ信
号を順次Ａ／Ｄ変換する。

したが“つて、積分形Ａ／Ｄ変換器１２はそれ以前のＡ
／Ｄ変換サイクルで生じたデジタル化雑音を含めて前記
アナログ信号をＡ／Ｄ変換する。

同、積分形Ａ／Ｄ変換器１２は後述する構成の積分形Ａ
／ Ｄ変換器に限定されるものではなく、時間的に連
続して繰り返し積分動作を行ない、それ以前のＡ／Ｄ変
換サイクルで生じたデジタル化雑音を含めて前記アナロ
グ信号をＡ／Ｄ変換する積分形Ａ／［）変換器であれば
、他の構成でもよ（・。

変換器１２の出力はディジタル・フィルタ１４に導入さ
れる。

このフィルタ１４はセクションγ１．γ２．γ３．γ４
．γ５．γ６．γ７．γ８．γ、。

γ１０ｊγ１１及びγｎを含むシフトレジスタと、それ
らの各出力側にそれぞれ接続された乗算器１６゜１８．
２０，２２，２４，２６，２８，３０゜３２．３４，３
６及びＸｎとを具えている。

各乗算器の出力は束線５４の各リード線を通して加算器
５６の入力に供給されている。

乗算器１６〜３６のそれぞれの乗算係数は、本発明を実
行するために有効なある特定のディジタル・フィルタに
対するものであるが、乗算器の異なったもの及びそれぞ
れ乗算係数の異なったものを具えた他のディジタル・フ
ィルタでもよい。

第３図は積分形Ａ／Ｄ変換器のブロック図で、これは本
発明に関係した動作特性を簡単に説明するために各部品
の値を仮定して示した。

図において、ディジタル化すべきアナログ信号ＶＩＮが
＋１ｖである場合、これが１Ωの抵抗器４０を通して演
算増幅器Ｕ１の反転入力に印加される。

クロック源＋１は正確な１秒間隔でリレー制御回路４２
のセット端子Ｓにパルスを供給し、そして該制御回路４
２の出力端子Ｏからの信号でリレーコイル４４を付勢し
、それにより正常時には開放されているスイッチ が閉
じられる。

その結果、供給された−１．ＯＶの電圧は１Ωの抵抗器
４６を通り、演算増幅器Ｕ１の反転入力に供給される。

前記Ｕ１ の非反転入力端は接地され、そしてＩＦのコ
ンデンサＣはＵｌの反転入力及びその出力の間に接続さ
れているので、Ｕｌ は積分増幅器を構成している。

次に、Ｕｌ の出力積分電圧ＶＩＮＴは比較器Ｕ２の非
反転入力に供給され、そしてＵ２の反転入力端には電圧
−Ｅ。

／２が供給されている。ここで、Ｅｏは一変換ステップ
の電圧値である。

クロック源≠１の各１発毎の出力で高速クロック激４Ｉ
−２か作動する。

このクロック源４Ｉ−２は例えば１０００Ｈｚのクロッ
ク信号をカウンタ４８の入力端子ＩＮに送り出す。

演算増幅器Ｕ１からの積分電圧ｖ１ＮＴが−Ｅ。

／２に達すると、比較器Ｕ２の出力は高レベルに転移す
る。

この高レベル信号はＭのゲートＵ３の一方の入力端に印
加されるが、しかし該ゲートＵ３はクロック源≠２から
次のパルスかり一ド５０を通って他の入力端に印加され
るまで変化しない。

そしてリード５０かｔ１θ）イ君＋÷７バ前丹−有ｈθ
）入 リ］ゲ弁Ｆ千目（、七 ）、井 ４Ｆ−トＵ
３の出力状態が変る。

ゲートＵ３の出力はリレー制御回路４２のリセット端子
Ｒに供給され、そしてリレーコイル４４の励磁を解除し
てスイッチノを開放する。

ゲートＵ３の出力は同時にプロセス制御回路５２のデー
タレディ端子りに供給される。

前記プロセス制御回路５２の詳細な接続は図示されてい
ないが、該回路５２はシフトレジスタの各段γ１・・・
・・・γ１□におけるディジタル・ワード信号を次段に
進め、そしてカウンタ４８の出力におけるディジタル・
ワード信号はγ１段にストアされる。

乗算器１６〜Ｘｎはそれぞれシフト・レジスタの各段に
おける出力に係数をかける。

前記乗算器１６〜Ｘｎの各出力は束線５４における各Ｉ
Ｊ −ド線を介して加算器５６に導入される。

ここで加算が完了すると、データがとりだされたことを
示すデータフェッチ信号がカウンタ４８のリセット端子
Ｒに供給される。

第３Ａ図に示した動作特性線図で、水平ラインＧは接地
電位を示し、そして鋸歯状のラインＶＩＮＴはＵｌ の
出力における電圧を表わす。

もしＶＩＮが＋１ｖで、スイツチノが開放であれば、コ
ンデンサＣはＩＶ／秒の速さで負方向に充電される。

クロック源＋１からのチック信号によシスイッチＳが閉
結すると、コンデンサＣは９Ｖ／秒の速さで正方向に充
電される。

そして同時にクロック源≠２のチック動作が開始され、
カウンタ４８はこのチック信号の計数を開始する。

Ｅｏは各チック信号間で正方向に増加するＶＩＮＴの電
圧である。

ＶＩＮＴが−Ｅ。

／２に達すると、比較器Ｕ２の出力レベルが転移し、そ
してアンドゲートＵ３の一方の人力における電圧を増加
させる。

しかし前述のようにクロック源＋２からの次のチック信
号がリード線５０を通ってＵ３の他の入力に印加される
までＵ３の状態は変更されない。

しかしこの変更は点線ラインーＥｏ／２と十Ｅｏ／２の
間のどこでも起る。

Ｕ３の出力が変化すると、クロック源＋２の動作が停止
し、そしてカウンタ４８における計数値はｖＩＮの振幅
の大きさに対応したディジタル・ワード信号を示し、こ
れが出力に送りだされる。

ここでＵ３が付勢されるまで、ｖｌＮＴは＝Ｅ。

／２と＋Ｅｏ／２の間で増加し続ける。Ｕ３が付勢され
ると、コンデンサＣはクロック源＋１からの１秒間隔の
チック信号かくるまでｖ工、により負方向に充電される
。

ここで、ＶＩＮＴにおける＋９ｖ／秒の両端部分は変化
しているので、カウンタ４８で計数されるクロック源＋
２かラノパルス数が変化する。

これらの変化は独立であるが、たとえばｖＩＮＴにおけ
る＋９Ｖ／秒部分の上端における電圧増加に基づくもの
と、ＶＩＮＴの次の９Ｖ／秒部分の下端におけるＶＩＮ
Ｔの電圧増加に関係している。

これらの変化はディジタル化雑音源となる。

次に、第２図装置のディジタル化雑音の実効値は次式（
１）で示される。

ここで、ｈ（Ｌ）はディジタル・フィルタ１４のインパ
ルス応答を示し、Ｌはディジタル・タイムである。

かくして、積分形Ａ／Ｄ変換器１２からの信号が、フィ
ルタ（１）として示される乗数１のセクションをもつデ
ィジタル・フィルタに印加されると、これは全くフィル
タ作用をしないどとになる。

このとき生ずる雑音の計算を次に説明する。

なお、このようなフィルタのインパルス応答は、サクセ
シブ・ディジタル又はサンプル・タイムにおける以下の
値・・・・・・００１００をもつものとして説明する。

又、前記（１）式の〔〕内は、ディジタル・タイムが均
一に分布されているので、ディジタル・タイムにおける
傾斜を表わしている。

このようなフィルタに対する傾斜は、あるディジタル・
タイムにおける応答と、先行するタイムの応答との差と
して表現される。

そこで前述のフィルタに対する各傾斜は０，０，１．−
１．０，０であり、したがってこれら傾斜の自乗の和は
１２＋（−１）２−２となるので、前記（１）式は次式
（２）で示される。

又、ディジタル・フィルタが接続されているサンプル・
ホールド形Ａ／Ｄ変換器の実効値雑音は次式（３）で示
される。

もし、すべてフィルタ作用のないフィルタがサンプル・
ホールド形Ａ／Ｄ変換器の出力に接続されると、その実
効値雑音は次式（４）で示される。

したがって、サンプル・ホールド形Ａ ／ Ｄ 変換器
は、積分形Ａ／Ｄ変換器よりも本質的に雑音が少ないけ
れども、Ａ／Ｄ変換器に続くディジタル・フィルタのそ
れぞれを計算すると、その結果は次表の通りとなる。

例えば上記表で最後のフィルタに対する各傾斜は、１．
２，２，３，２，０，０．−２．−３．−２゜−２，−
１であるから、個々の自乗の和は４４となり、したがっ
て積分形Ａ／Ｄ変換器に対する（１）式は となり、又サンプル・ホールド形Ａ／Ｄ変換器にこの同
じフィルタが接続されたときは前記（３）式により となり、したがって雑音は３．４倍多くなる。

次に示す表は、フィルタ利得とディジタル化雑音との比
を示す。

ここで、フィルタ利得とは分割された各部分の乗数の和
である。

かくしてディジタル化雑音が問題であり、そしてフィル
タ作用がなければサンプル・ホールド形Ａ／Ｄ変換器を
使用するが、しかしディジタル化雑音が問題で且つフィ
ルタ作用のものを使用するとすれば積分形Ａ／Ｄ変換器
が使用される。

次にアンチ・アリアシングについて説明する。

まずサンプル・ホールド形変換器の周波数応答は、第４
図の水平ライン５８によって示されたように、全周波数
領域にわたり同一である。

これはサンプリング周波数や、同じ振幅をもつ他のいか
なる周波数でビートしたとしても同一である。

そのためアリアス周波数は、望ましくない入力周波数と
、Ａ／Ｄ変換器のサンプリング周波数との間のヘテロダ
イン動作によって発生し、それは所定の信号の帯域幅内
に現われる。

そのために第１図に示す従来装置では、低域通過フィル
タ６が用いられていた。

積分形Ａ／Ｄ変換器に対する周波数応答は次の説明から
導かれる。

すなわち、もしもアナログ回路がＵ−１（ｔ）−Ｕ−１
（−ｔ＋ｔｏ）のインパルス応答をもつならば、その周
波数応答は次式（６）で示される。

但し、Ｕ−（ｔ）は時刻Ｏまでは零値で、その後はユニ
ティ値に上昇するステップ関数であり、又Ｕ−（−ｔ＋
ｔｏ）は−■からｔ。

までがユニティ値をもち、その後零値となるステップ関
数である。

ここで、信号１（ｔ）を本回路に導入し、そしてｔ。

の期間積分すると、その結果は第３図に示したような連
続的な積分形Ａ／Ｄと同一となる。

それ故に、このよりなＡ／Ｄ変換器を（６）式により与
えられた周波数応答Ｈωをもつという。

これは第４図の特性線図Ｈωで示される。

ここで前記（６）式を検討するに、ω＝２π／ｌｏのと
きＨω−〇であり、ラインＨωはこの周波数で零となる
。

第３図に示した積分形Ａ／Ｄ変換器に現われるこれらの
現実的な他の方法は、１秒におけるサンプリング間隔が
ｔ。

であり、そしてサンプリング周波数が２π／ｌｏである
ことに注目されたい。

もしも実用回路でＶＩＮが１秒当り１サイクルの周波数
であれば、出力は完全サイクルにわたる積分値が零とな
る。

ラインＨωは又サンプリング周波数２π／ｌｏのすべて
の高調波で零点を通過する。

これらはπ／ｌｏ と２π／１ｏ との間の大部分の周
波数が重要な振幅をもっているので、アリアンングの減
少は多くない。

インパルスＵ−（ｔ）Ｕ−（−ｔ＋ｔｏ） は第１ ５図の各サンプルＳ１・・・・・・・・・・・・Ｓ７で
示される。

いま、積分形Ａ／Ｄ変換器の出力を２端子形ボツクスカ
ー・フィルタに導入すると、そのフィルタ出力はインパ
ルスＳ１＋Ｓ２．Ｓ２＋８３．Ｓ３＋Ｓ４・・・・・・
等となる。

サンプリングの周波数は同じであるが、各サンプルは２
ｔｏの持続時間と、インパルス応答Ｕ−，（ｔ）Ｕ−、
（−ｔ＋２ｔｏ）をもつ。

この場合の積分形Ａ／Ｄ変換器の周波数応答Ｈω′はボ
ックスカー・フィルタの表現式により次式（７）で示さ
れる。

このような応答特性は、π／ｌ６以上の周波数に対する
応答が極めて低いので、アリアシングを減少させる。

次にディジタル化雑音及びアリアシングについて説明す
る。

先ず前述の表、すなわちサンプル・ホールド形Ａ／Ｄ変
換器及び積分形Ａ／Ｄ変換器に対する雑音指数の表から
も明らかなように、２端子形ボツクスカー・フィルタは
雑音を減少しないけれども、フィルタの利得対雑音比を
改善してイル。

もし、ボックスカー・フィルタ以外のフィルタか使用さ
れるならば、その雑音指数は積分形Ａ／Ｄ変換器に対す
るよりも良好である。

良好な雑音指数及び非アリアシングは前記衣の最後の行
に示したようなフィルタを用いることにより達成できる
。

これは第２図で説明したフィルタ１４であり、その周波
数応答は第４図の点線６０で示される。

なお、フィルタにおけるそれ以上の段は、サンプルの持
続時間を長くし、且つ最初の零応答の周波数を低下させ
る。

更にはもしも前記点線６０が大きなスケール上で正確に
プロットされるならば、５０及び６０Ｈｚの電源周波数
に対する応答は、他の側のある距離に対して極めて低い
。

そのため、これらの周波数はこれらが変化したとしても
非常に小さい干渉を生ずるのみである。

なお、第２図に示したフィルタの段数及び乗数を例えば
１５段にすれば、利得対雑音比は４５．７１ ／Ｅｏと
なシ、最良の状態となる。

【図面の簡単な説明】

第１図は従来のＡ／Ｄ変換器を示すブロック図、第２図
は本発明の一実施例によるＡ−Ｄ変換器のブロック図、
第３図は積分形Ａ−Ｄ変換器の一例を示すブロック図、
第３Ａ図は第３図に示した変換器の動作を説明するため
の特性線図、第４図は本発明の詳細な説明するための周
波数応答特性線図、第５図はボックスカー・フィルタの
動作を説明するための特性線図である。 ２．１０・・・アナログ信号線、４・・・ノツチ・フィ
ルタ、６・・・低域通過フィルタ、８・・・Ａ／Ｄ変換
器、１２・・・積分形Ａ／Ｄ変換器、１４・・・フィル
タ、４２・・・リレー制御回路、Ｕｌ ・・・演算増幅
器、Ｕ２・・・比較器、Ｕ３・・・アンドゲート、４８
・・・カウンタ、５２・・・プロセス制御回路。

Claims (1)

1. 【特許請求の範囲】 １ 以前のＡ／’Ｄ変換動作で生じたデジタル化雑音を
   含んでアナログ入力信号を時間的に連続して繰り返しＡ
   ／Ｄ変換動作を行ない、前記アナログ入力信号を対応す
   るデジタル信号に順次変換する積分形Ａ／Ｄ変換器と、
   前記デジタル信号を順次ストアする複数個のレジスタと
   、前記複数個のレジスタの各々に接続され、前記複数個
   のレジスタの出力信号に所定の乗算係数を掛ける複数個
   の乗算器と、前記複数個の乗算器の出力部に共通接続さ
   れた加算器とを具備して成り、前記乗算係数の総和は２
   以上であることを特徴とするＡ−Ｄ変換器。 ２ 前記複数個の乗算器の乗算係数は各々、■。 ２．４，７，１１，１４，１６，１８，１６゜１４．１
   １，７，４，２，１であることを特徴とする特許請求の
   範囲第１項記載のＡ−Ｄ変換器。 ３ 前記複数個の乗算器の乗算係数は各々、１゜３．５
   ，８，１０，１０，８，５，３，１であることを特徴と
   する特許請求の範囲第１項記載のＡ〜Ｄ変換器。