JPS5916412B2 - ハンドウタイソウチノセイゾウホウホウ - Google Patents
ハンドウタイソウチノセイゾウホウホウInfo
- Publication number
- JPS5916412B2 JPS5916412B2 JP14545975A JP14545975A JPS5916412B2 JP S5916412 B2 JPS5916412 B2 JP S5916412B2 JP 14545975 A JP14545975 A JP 14545975A JP 14545975 A JP14545975 A JP 14545975A JP S5916412 B2 JPS5916412 B2 JP S5916412B2
- Authority
- JP
- Japan
- Prior art keywords
- region
- type
- conductivity type
- epitaxial layer
- forming
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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- Bipolar Transistors (AREA)
- Bipolar Integrated Circuits (AREA)
- Junction Field-Effect Transistors (AREA)
Description
【発明の詳細な説明】
本発明は半導体装置の製造方法、特に縦型バイポーラト
ランジスタと接合ゲート電界効果トランジスタとを具備
する半導体装置の製造方法に関す。
ランジスタと接合ゲート電界効果トランジスタとを具備
する半導体装置の製造方法に関す。
る。従来、バイポーラトランジスタと接合ゲート電界
効果トランジスタ（以下ＪＦＥＴと略記する）とを具備
する半導体装置の大部分は例えばｎｐｎトランジスタと
ｐチャンネルＪＦＥＴ（以下ｐ一５ＪＦＥＴと略記する
）との組合せのように相補型のものであつて、ｎｐｎト
ランジスタとｎチャンネルＪＦＥＴ（以下ｎ−ＪＦＥＴ
と略記する）との組合せのように相補型でないものは僅
かに横型ｎｐｎトランジスタとｎ−ＪＦＥＴとの組合せ
の”０ ものが作られているのみである。
効果トランジスタ（以下ＪＦＥＴと略記する）とを具備
する半導体装置の大部分は例えばｎｐｎトランジスタと
ｐチャンネルＪＦＥＴ（以下ｐ一５ＪＦＥＴと略記する
）との組合せのように相補型のものであつて、ｎｐｎト
ランジスタとｎチャンネルＪＦＥＴ（以下ｎ−ＪＦＥＴ
と略記する）との組合せのように相補型でないものは僅
かに横型ｎｐｎトランジスタとｎ−ＪＦＥＴとの組合せ
の”０ ものが作られているのみである。
横型ｎｐｎトランジスタは縦型トランジスタに比し電流
増幅率が低く、かつ周波数特性も劣るのでＦＭ受信装置
のフロントエンドあるいは低雑音前置増幅器などの用途
には不充分であり、これらの装置用として性”５ 能の
良好な縦型ｎｐｎトランジスタとｎ−ＪＦＥＴとを具備
する半導体装置の製造が強く要望されている。しかし、
従来の製造方法では上記要求を満足する半導体装置を得
ることが困難であつた。
増幅率が低く、かつ周波数特性も劣るのでＦＭ受信装置
のフロントエンドあるいは低雑音前置増幅器などの用途
には不充分であり、これらの装置用として性”５ 能の
良好な縦型ｎｐｎトランジスタとｎ−ＪＦＥＴとを具備
する半導体装置の製造が強く要望されている。しかし、
従来の製造方法では上記要求を満足する半導体装置を得
ることが困難であつた。
’０ 第１図は従来の縦型ｎｐｎトランジスタとｎ−Ｊ
ＦＥＴとを具備する半導体装置の１例の断面図である。
ＦＥＴとを具備する半導体装置の１例の断面図である。
ｐ型シリコン基板１に選択拡散によりｎ型埋込領域２ａ
、２ｂを形成し、ｎ型埋込領域２ｂの中’５ にｐ型不
純物を拡散してｐ型領域３と５を形成した後、基板１の
表面にｎ型エピタキシャル層４を形成する。
、２ｂを形成し、ｎ型埋込領域２ｂの中’５ にｐ型不
純物を拡散してｐ型領域３と５を形成した後、基板１の
表面にｎ型エピタキシャル層４を形成する。
ｎ型エピタキシャル層４の表面から基］、板１まで達す
る深いｐ型不純物拡散を行なつて分離領域６を形成する
。
る深いｐ型不純物拡散を行なつて分離領域６を形成する
。
分離領域５によつて分離されたｎ型エピタキシャル層４
ａ並びにｐ型領域３と分離領域６によつて分離されたｎ
型エピタキシャル層４ｂの各々にｐ型不純物を拡散して
ｐ型ベース領域７とｐ型ゲート領域８を形成する。次に
ｎ型不純物を拡散してｎ型エミツタ９、ｎ型コレクタ領
域１０、ｎ型ソース領域１１、ｎ型ドレイン領域１２を
形成する。上記方法によればｎ−ＪＦＥＴは製造される
筈であるが、実際には不純物拡散の深さがかなり正確に
制御されるのに対しエピタキシャル層の厚さがウエーー
・毎にかなりばらつくので、ｐ型領域３とｐ型ゲート領
域８とによつて挟まれるチヤンネル領域の高さはエピタ
キシャル層の厚さのばらつきをそのまま受けて同じ値だ
けぱらつき、所要の飽和ドレイン電流その他の特性を満
足する半導体装置を歩留り良く製造することが困難であ
つた。
ａ並びにｐ型領域３と分離領域６によつて分離されたｎ
型エピタキシャル層４ｂの各々にｐ型不純物を拡散して
ｐ型ベース領域７とｐ型ゲート領域８を形成する。次に
ｎ型不純物を拡散してｎ型エミツタ９、ｎ型コレクタ領
域１０、ｎ型ソース領域１１、ｎ型ドレイン領域１２を
形成する。上記方法によればｎ−ＪＦＥＴは製造される
筈であるが、実際には不純物拡散の深さがかなり正確に
制御されるのに対しエピタキシャル層の厚さがウエーー
・毎にかなりばらつくので、ｐ型領域３とｐ型ゲート領
域８とによつて挟まれるチヤンネル領域の高さはエピタ
キシャル層の厚さのばらつきをそのまま受けて同じ値だ
けぱらつき、所要の飽和ドレイン電流その他の特性を満
足する半導体装置を歩留り良く製造することが困難であ
つた。
本発明は上記欠点を除き、縦型バイポーラトランジスタ
と接合ゲート電界効果トランジスタとを具備する半導体
装置を容易に、かつ安定に製造する方法を提供するもの
である。本発明の方法は、第１伝導型シリコン基板に第
２伝導型領域を選択的に形成する工程と、該基板上に第
１伝導型のエピタキシャル層を形成する工程と、該エピ
タキシャル層表面から前記基板の第２伝導型領域に達す
るまで第２伝導型不純物を選択拡散してコレクタ領域と
絶縁分離領域をそれぞれ形成する工程と、該絶縁分離領
域に囲まれる第１伝導型に第２伝導型不純物を選択拡散
してソース及びドレイン領域を形成する工程と、第１伝
導型不縞物を選択拡散して前記コレクタ領域内にベース
領域を形成し前記ソース及びドレイン領域にゲート領域
を形成する工程と、第２伝導型不純物を選択拡散して前
記ペース領域内にエミツタ領域、前記コレクタ領域内に
コレクタリード取出領域、前記ソース及びドレイン領域
内にソース及びドレインリード取出領域をそれぞれ形成
する工程とを含むことを特徴とする。
と接合ゲート電界効果トランジスタとを具備する半導体
装置を容易に、かつ安定に製造する方法を提供するもの
である。本発明の方法は、第１伝導型シリコン基板に第
２伝導型領域を選択的に形成する工程と、該基板上に第
１伝導型のエピタキシャル層を形成する工程と、該エピ
タキシャル層表面から前記基板の第２伝導型領域に達す
るまで第２伝導型不純物を選択拡散してコレクタ領域と
絶縁分離領域をそれぞれ形成する工程と、該絶縁分離領
域に囲まれる第１伝導型に第２伝導型不純物を選択拡散
してソース及びドレイン領域を形成する工程と、第１伝
導型不縞物を選択拡散して前記コレクタ領域内にベース
領域を形成し前記ソース及びドレイン領域にゲート領域
を形成する工程と、第２伝導型不純物を選択拡散して前
記ペース領域内にエミツタ領域、前記コレクタ領域内に
コレクタリード取出領域、前記ソース及びドレイン領域
内にソース及びドレインリード取出領域をそれぞれ形成
する工程とを含むことを特徴とする。
なお、拡散の代りにイオン打込法を用いてもよい。本発
明によればチヤンネル高さは不純物拡散の深さの差のみ
によつて決まりエピタキシャル層の厚さの影響を受けな
い、従つて不純物拡散の制御によつて飽和ドレイン電流
その他の特性を満足する半導体装置を容易にかつ安定に
得ることができる。
明によればチヤンネル高さは不純物拡散の深さの差のみ
によつて決まりエピタキシャル層の厚さの影響を受けな
い、従つて不純物拡散の制御によつて飽和ドレイン電流
その他の特性を満足する半導体装置を容易にかつ安定に
得ることができる。
以下本発明の方法を実施例によつて説明する。第２図は
本発明の方法を縦型Ｎｐｎトランジスタとｎチヤンネル
接合ゲート電界効果トランジスタとを具備する半導体装
置の製造に実施した場合の工程図である。ｐ型シリコン
基板２１にｎ型不純物例えばアンチモンを高濃度に拡散
してｎ型埋込領域２２ａ，２２ｂを形成する（第２図ａ
）。
本発明の方法を縦型Ｎｐｎトランジスタとｎチヤンネル
接合ゲート電界効果トランジスタとを具備する半導体装
置の製造に実施した場合の工程図である。ｐ型シリコン
基板２１にｎ型不純物例えばアンチモンを高濃度に拡散
してｎ型埋込領域２２ａ，２２ｂを形成する（第２図ａ
）。
次に基板２１の表面にｐ型エピタキシャル層２３を形成
する。
する。
イオン注入法によりｎ型不純物例えばリンをエピタキシ
ャル層２３ＶＣ選択注入した後加熱してｎ型埋込領域２
２ａ，２２ｂＶＣ達するまで不純物を拡散させてｎ型の
コレクタ領域２４と分離領域２５とをそれぞれ形成する
（第２図ｂ）。次に、分離領域２５と埋込領域２２ｂＶ
Ｃ囲まれたエピタキシャル層のｐ型領域２３ａＶＣ再び
リンをイオン注入した後熱処理してｎ型のソース及びド
レイン領域２６を形成する（第２図ｃ）。
ャル層２３ＶＣ選択注入した後加熱してｎ型埋込領域２
２ａ，２２ｂＶＣ達するまで不純物を拡散させてｎ型の
コレクタ領域２４と分離領域２５とをそれぞれ形成する
（第２図ｂ）。次に、分離領域２５と埋込領域２２ｂＶ
Ｃ囲まれたエピタキシャル層のｐ型領域２３ａＶＣ再び
リンをイオン注入した後熱処理してｎ型のソース及びド
レイン領域２６を形成する（第２図ｃ）。
次に、コレクタ領域２４とソース及びドレイン領域２６
に熱拡散法によりｐ型不純物例えばホウ素を拡散してコ
レクタ領域２４内にベース領域２７、ソース及びドレイ
ン領域２６内にゲート領域２８をそれぞれ形成する（第
２図ｄ）。次に、ｎ型不純物例えばリンを熱拡散法によ
り選択拡散して、エミツタ領域２ａ１コレクタリード取
出領域３０、ソースリード取出領域３１、ドレインリー
ド取出領域３２をそれぞれ形成する（第２図ｅ）。
に熱拡散法によりｐ型不純物例えばホウ素を拡散してコ
レクタ領域２４内にベース領域２７、ソース及びドレイ
ン領域２６内にゲート領域２８をそれぞれ形成する（第
２図ｄ）。次に、ｎ型不純物例えばリンを熱拡散法によ
り選択拡散して、エミツタ領域２ａ１コレクタリード取
出領域３０、ソースリード取出領域３１、ドレインリー
ド取出領域３２をそれぞれ形成する（第２図ｅ）。
上記の方法によつて製造されたｎ−ＪＦＥＴのチヤンネ
ル高さはソース及びドレイン領域２６とゲート領域２８
の拡散深さの差だけで決定されてエピタキシャル層２３
の厚さに無関係となる。
ル高さはソース及びドレイン領域２６とゲート領域２８
の拡散深さの差だけで決定されてエピタキシャル層２３
の厚さに無関係となる。
また、ソース及びドレイン領域２６の拡散深さを予め制
御しておくことによりベース領域２７とゲート領域２８
の形成を同時に行なうことができる。従つて飽和ドレイ
ン電流その他の特性を満足する半導体装置を容易にかつ
歩留り良く製造できる効果がある。上記実施例ではイオ
ン注入法と熱拡散法とを用いたが、イオン注入法を用い
ると不純物濃度が非常に正確に制御されるのでコレクタ
ーベース間耐圧（ＢＶｃＢＯ）及びコレクターエミツタ
間耐圧（ＢＶｃＥＯ）の高い良好な縦型バイポーラトラ
ンジスタが得られる利点がある。
御しておくことによりベース領域２７とゲート領域２８
の形成を同時に行なうことができる。従つて飽和ドレイ
ン電流その他の特性を満足する半導体装置を容易にかつ
歩留り良く製造できる効果がある。上記実施例ではイオ
ン注入法と熱拡散法とを用いたが、イオン注入法を用い
ると不純物濃度が非常に正確に制御されるのでコレクタ
ーベース間耐圧（ＢＶｃＢＯ）及びコレクターエミツタ
間耐圧（ＢＶｃＥＯ）の高い良好な縦型バイポーラトラ
ンジスタが得られる利点がある。
従来の熱拡散法のみを使用する製造方法では高耐圧のト
ランジスタを得ることは難しい。従つて高耐圧を必要と
しない場合には熱拡散法のみによつて不純物領域を形成
してもよい。また、上記実施例においてはＮｐｎトラン
ジスタとｎ−ＪＦＥＴとを具備する半導体装置を製造す
る場合について説明したが、伝導型を逆にすればＰｎｐ
トランジスタとｐ−ＪＦＥＴを具備する半導体装置を同
様の方法によつて製造することができる。
ランジスタを得ることは難しい。従つて高耐圧を必要と
しない場合には熱拡散法のみによつて不純物領域を形成
してもよい。また、上記実施例においてはＮｐｎトラン
ジスタとｎ−ＪＦＥＴとを具備する半導体装置を製造す
る場合について説明したが、伝導型を逆にすればＰｎｐ
トランジスタとｐ−ＪＦＥＴを具備する半導体装置を同
様の方法によつて製造することができる。
以上詳細に説明したように、本発明によれば従来製造が
困難であつた縦型バイボーラトランジスタと接合ゲート
電界効果トランジスタとを具備した半導体装置を製造で
きるので当該分野に卦ける効果は著しいものである。
困難であつた縦型バイボーラトランジスタと接合ゲート
電界効果トランジスタとを具備した半導体装置を製造で
きるので当該分野に卦ける効果は著しいものである。
第１図は従来の縦型Ｎｐｎトランジスタとｎチヤンネル
接合ゲート電界効果トランジスタとを組合せた半導体装
置の１例の断面図、第２図は本発明の方法を縦型Ｎｐｎ
トランジスタとｎチヤンネル接合ゲート電界効果トラン
ジスタとを組合せた半導体装置の製造に実施した場合の
工程図である。 １・・・・・・ｐ型シリコン基板、２ａ，２ｂ・・・・
・・ｎ型埋込領域、３・・・・・・ｐ型領域、４゛，４
ａ，４ｂ・・・・・・ｎ型エピタキシャル層、５，６・
・・・・・ｐ型分離領域、７・・・・・・ｐ型ベース領
域、８・・・・・・ｐ型ゲート領域、９・・・・・・ｎ
型エミツタ、１０・・・・・・ｎ型コレクタリード取出
領域、１１・・・・・・ｎ型ソースリード取出領域、１
２・・・・・・ｎ型ドレインリード取出領域、２１・・
・・・・ｐ型シリコン基板、２２ａ，２２ｂ・・・・・
・ｎ型埋込領域、２３，２３ａ・・・・・・ｐ型エピタ
キシヤル層、２４・・・・・・ｎ型コレクタ領域、２５
・・・・・・ｎ型分離領域、２６・・・・・・ｎ型ソー
ス及びドレイン領域、２７・・・・・・ｐ型ベース領域
、２８・・・・・・ｐ型ゲート領域、２９・・・・・・
ｎ型エミツタ領域、３０・・・・・・ｎ型コレクタリー
ド取出領域、３１・・・・・・ｎ型ソースリード取出領
域、３２・・・・・・ｎ型ドレインリード取出領域。
接合ゲート電界効果トランジスタとを組合せた半導体装
置の１例の断面図、第２図は本発明の方法を縦型Ｎｐｎ
トランジスタとｎチヤンネル接合ゲート電界効果トラン
ジスタとを組合せた半導体装置の製造に実施した場合の
工程図である。 １・・・・・・ｐ型シリコン基板、２ａ，２ｂ・・・・
・・ｎ型埋込領域、３・・・・・・ｐ型領域、４゛，４
ａ，４ｂ・・・・・・ｎ型エピタキシャル層、５，６・
・・・・・ｐ型分離領域、７・・・・・・ｐ型ベース領
域、８・・・・・・ｐ型ゲート領域、９・・・・・・ｎ
型エミツタ、１０・・・・・・ｎ型コレクタリード取出
領域、１１・・・・・・ｎ型ソースリード取出領域、１
２・・・・・・ｎ型ドレインリード取出領域、２１・・
・・・・ｐ型シリコン基板、２２ａ，２２ｂ・・・・・
・ｎ型埋込領域、２３，２３ａ・・・・・・ｐ型エピタ
キシヤル層、２４・・・・・・ｎ型コレクタ領域、２５
・・・・・・ｎ型分離領域、２６・・・・・・ｎ型ソー
ス及びドレイン領域、２７・・・・・・ｐ型ベース領域
、２８・・・・・・ｐ型ゲート領域、２９・・・・・・
ｎ型エミツタ領域、３０・・・・・・ｎ型コレクタリー
ド取出領域、３１・・・・・・ｎ型ソースリード取出領
域、３２・・・・・・ｎ型ドレインリード取出領域。
Claims (1)
- １ 第１伝導型半導体基板に第２伝導型の第１および第
２の埋込み領域を形成する工程と、該半導体基板上に第
１伝導型のエピタキシャル層を形成する工程と、該エピ
タキシャル層表面から前記第２伝導型の不純物を導入し
て前記第１の埋込み領域に達する第１の領域と前記第２
の埋込み領域の周辺部に達して前記第２の埋込み領域上
の前記エピタキシャル層を他の領域上の前記エピタキシ
ャル層から分離する第２の領域とを形成する工程と、前
記第２の埋込み領域上の分離されたエピタキシャル層に
前記第２伝導型の不純物を選択的に導入して第３の領域
を形成する工程と、前記第１の伝導型の不純物を導入し
てベース領域を前記第１の領域にまたゲート領域を前記
第３の領域に形成する工程と、前記第２の伝導型の不純
物を導入して、前記ベース領域にエミッタ領域を形成す
る工程とを有し、もつて前記第１の領域にバイポーラト
ランジスタをまた前記第３の領域に電界効果トランジス
タを形成することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14545975A JPS5916412B2 (ja) | 1975-12-05 | 1975-12-05 | ハンドウタイソウチノセイゾウホウホウ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14545975A JPS5916412B2 (ja) | 1975-12-05 | 1975-12-05 | ハンドウタイソウチノセイゾウホウホウ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5268383A JPS5268383A (en) | 1977-06-07 |
| JPS5916412B2 true JPS5916412B2 (ja) | 1984-04-16 |
Family
ID=15385708
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14545975A Expired JPS5916412B2 (ja) | 1975-12-05 | 1975-12-05 | ハンドウタイソウチノセイゾウホウホウ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5916412B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0261032U (ja) * | 1988-10-28 | 1990-05-07 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54113269A (en) * | 1978-02-24 | 1979-09-04 | Hitachi Ltd | Production of junction-type electronic field effect transistor |
-
1975
- 1975-12-05 JP JP14545975A patent/JPS5916412B2/ja not_active Expired
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0261032U (ja) * | 1988-10-28 | 1990-05-07 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5268383A (en) | 1977-06-07 |
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