JPS5916348A - 集積回路用ケ−ス - Google Patents
集積回路用ケ−スInfo
- Publication number
- JPS5916348A JPS5916348A JP12541182A JP12541182A JPS5916348A JP S5916348 A JPS5916348 A JP S5916348A JP 12541182 A JP12541182 A JP 12541182A JP 12541182 A JP12541182 A JP 12541182A JP S5916348 A JPS5916348 A JP S5916348A
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- JP
- Japan
- Prior art keywords
- terminals
- input
- case
- terminal
- power source
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- Pending
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
- H01L23/64—Impedance arrangements
- H01L23/647—Resistive arrangements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
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- Physics & Mathematics (AREA)
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- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体集積回路を実装するケースに関し、特に
ＣＭＯ８型Ｏ８回路を実装するに適するケースの構造に
関する。
ＣＭＯ８型Ｏ８回路を実装するに適するケースの構造に
関する。
従来、仁の柚のケースとしては、各入出力端子間が電気
的に絶縁された構造のものが使用されていた。しかし、
この様なケースを使用した集積回路を使用したシ、実験
・評価を行う際に、機能の一部を使用しない場合または
誤った使用法をした場合等、該集積回路の入力端子を開
放状態で使用される。そのため、入力の電位が不安定に
なシ、回路を誤動作させたり、該入力端子がしきい値電
圧値に近い値の場合には、０Ｍ０８回路を形成するＰチ
ャンネルトランジスタとＮチャンネルトランジスタとの
両トランジスタを導通状態にしてしまうため、多大の電
流を消費したり、素子を破壊に至らしめるという欠点を
有していた。
的に絶縁された構造のものが使用されていた。しかし、
この様なケースを使用した集積回路を使用したシ、実験
・評価を行う際に、機能の一部を使用しない場合または
誤った使用法をした場合等、該集積回路の入力端子を開
放状態で使用される。そのため、入力の電位が不安定に
なシ、回路を誤動作させたり、該入力端子がしきい値電
圧値に近い値の場合には、０Ｍ０８回路を形成するＰチ
ャンネルトランジスタとＮチャンネルトランジスタとの
両トランジスタを導通状態にしてしまうため、多大の電
流を消費したり、素子を破壊に至らしめるという欠点を
有していた。
すなわち、図面を参照して０Ｍ０８回路の特性について
説明するに、第１図はＣ，ＭＯ８回路の一例としてのイ
ンバータを示し、このインバータの入力端子３の電圧を
横軸に、電源端子５に流れる電流を縦軸にとった電圧電
流特性を第２図に示す。これらの図かられかるように、
第１図のインバータの入力電圧が高レベルまたは低レベ
ルの場合には。
説明するに、第１図はＣ，ＭＯ８回路の一例としてのイ
ンバータを示し、このインバータの入力端子３の電圧を
横軸に、電源端子５に流れる電流を縦軸にとった電圧電
流特性を第２図に示す。これらの図かられかるように、
第１図のインバータの入力電圧が高レベルまたは低レベ
ルの場合には。
電源電流はほとんど流れないが、中間レベルの場合には
多大の電源電流が流れる。したがって、ｃＭｏｓを用い
た集積回路では、回路の一部を使用しないために、また
は、誤った使い方で入力端子の一部または全部を開放に
して使用した場合、その入力端子の電圧が中間レベルに
あると多大の電源電流が流れ、素子を破壊させたり、誤
動作の要因となった。
多大の電源電流が流れる。したがって、ｃＭｏｓを用い
た集積回路では、回路の一部を使用しないために、また
は、誤った使い方で入力端子の一部または全部を開放に
して使用した場合、その入力端子の電圧が中間レベルに
あると多大の電源電流が流れ、素子を破壊させたり、誤
動作の要因となった。
このため、集積回路チップ内に、第３図に示すように、
電源端子５と入力端子３間に抵抗素子７、または、第４
図のように、入力端子３と接地端子６との間に、抵抗素
子８を組込むことが行われていた。しかし、この抵抗素
子としては回路動作への影響を少くするため高抵抗値の
素子が要求され、チップ面積を大きくし経済性を損う欠
点を有している。
電源端子５と入力端子３間に抵抗素子７、または、第４
図のように、入力端子３と接地端子６との間に、抵抗素
子８を組込むことが行われていた。しかし、この抵抗素
子としては回路動作への影響を少くするため高抵抗値の
素子が要求され、チップ面積を大きくし経済性を損う欠
点を有している。
本発明の目的は、実装される集積回路チップ面積を大き
くすることなしに入力端子または出力端子として使用さ
れる端子が如何なる場合でも開放状態となることを防止
して、実装集積回路の無用の電流消費を防止できる集積
回路用ケースを提供するにある。
くすることなしに入力端子または出力端子として使用さ
れる端子が如何なる場合でも開放状態となることを防止
して、実装集積回路の無用の電流消費を防止できる集積
回路用ケースを提供するにある。
本発明の集積回路用ケースは、実装される集積回路チッ
プの入力端子または出力端子として使用する複数の端子
および電源端子ならびに接地端子を有し、さらに、この
ケースに一体的に設けられた抵抗を介して前記入出力端
子の一部または全部が前記電源端子または接地端子に接
続てれている構成を有する。
プの入力端子または出力端子として使用する複数の端子
および電源端子ならびに接地端子を有し、さらに、この
ケースに一体的に設けられた抵抗を介して前記入出力端
子の一部または全部が前記電源端子または接地端子に接
続てれている構成を有する。
つぎに本発明左実施例により説明する。
第５図（ａ）〜ｔｄ）は本発明の一実施例の集積回路用
ケースの上面図（ａ）、側面図（ｂ）、下面図（ｃｌ
、、正面図（ｄ）である。これらの図において、セラミ
ックなどで作られたケース本体１０の両側には多数の端
子が引出されておシ、これら端子のうち、一方の側の一
つの端部の端子１１は電源端子、電源端子１１と対角位
置の端子１２は接地端子であり、残りの多数の端子１３
は入力まだは出力として使用される部分である。そして
、ケース本体１ｏの下面には、蒸着または厚膜印刷によ
り入出力端子１３と同数の多数の抵抗素子１４が形成さ
れておハこれら抵抗素子１４のそれぞれの一端は入力端
子または出力端子として使用される端子１３にそれぞれ
接続され、他端はケース本体１０の下面中央を縦に走シ
、一端が電源端子１１（場合によっては接地端子１２）
に接続された導１路１５に共に接続されている。なお、
１６はケースを密封しているキャップである。
ケースの上面図（ａ）、側面図（ｂ）、下面図（ｃｌ
、、正面図（ｄ）である。これらの図において、セラミ
ックなどで作られたケース本体１０の両側には多数の端
子が引出されておシ、これら端子のうち、一方の側の一
つの端部の端子１１は電源端子、電源端子１１と対角位
置の端子１２は接地端子であり、残りの多数の端子１３
は入力まだは出力として使用される部分である。そして
、ケース本体１ｏの下面には、蒸着または厚膜印刷によ
り入出力端子１３と同数の多数の抵抗素子１４が形成さ
れておハこれら抵抗素子１４のそれぞれの一端は入力端
子または出力端子として使用される端子１３にそれぞれ
接続され、他端はケース本体１０の下面中央を縦に走シ
、一端が電源端子１１（場合によっては接地端子１２）
に接続された導１路１５に共に接続されている。なお、
１６はケースを密封しているキャップである。
このように、ケース本体１０の下面に一体に形成された
多数の抵抗素子１４を介して、それぞれの入力端子また
は出力端子が電源端子１１に接続されているので、この
ケース本体内に収容されている集積回路チップは、入力
端子に特に接続がなくとも、入力端子の電圧は電源と同
じ電圧となり中間レベルになることはない。よって、多
大の電源電流の流れる事が防止でき素子破壊から保護す
ることができる。
多数の抵抗素子１４を介して、それぞれの入力端子また
は出力端子が電源端子１１に接続されているので、この
ケース本体内に収容されている集積回路チップは、入力
端子に特に接続がなくとも、入力端子の電圧は電源と同
じ電圧となり中間レベルになることはない。よって、多
大の電源電流の流れる事が防止でき素子破壊から保護す
ることができる。
第１図はＣＭＯＳインバータの回路図、第２図は第１図
のインバータの亀圧電済し特性のグラフ、第３図と第４
図はそれぞれ入力端子と電源間および入力端子と接地間
に抵抗接続した従来のインノ（−タの回路図、第５図（
ａ）〜（ｄ）は本発つ」の−・実施秒１］の上面図（ａ
）、側面図（ｂ）、下面図（Ｃ）、上面図（ｄＪである
。 １０・・・・・・ケース本体、５．１１・・・・・・霜
、綜端子、６．１２・・・・・・接地端子、１３・・・
・・・入力端子なたは出力端子となる端子、１４・・・
・・・抵抗、素子、１５・・・・・・２４ｓ、肪’、
１６ ・−・・・キャップ゛。 代理人 弁理士 内 原 口 第３ 口 第４ 図 （ｄ＞
のインバータの亀圧電済し特性のグラフ、第３図と第４
図はそれぞれ入力端子と電源間および入力端子と接地間
に抵抗接続した従来のインノ（−タの回路図、第５図（
ａ）〜（ｄ）は本発つ」の−・実施秒１］の上面図（ａ
）、側面図（ｂ）、下面図（Ｃ）、上面図（ｄＪである
。 １０・・・・・・ケース本体、５．１１・・・・・・霜
、綜端子、６．１２・・・・・・接地端子、１３・・・
・・・入力端子なたは出力端子となる端子、１４・・・
・・・抵抗、素子、１５・・・・・・２４ｓ、肪’、
１６ ・−・・・キャップ゛。 代理人 弁理士 内 原 口 第３ 口 第４ 図 （ｄ＞
Claims (1)
- 実装されるＣＭＯ８果槓回集積ップの入力端子または出
力端子として使用する複数の端子および電源端子ならび
に接地端子を有する集積回路用ケースにおいて、前記ケ
ースに一体的に設けられた抵抗を介して前記入力または
出力端子の一部または全部が前記電源端子または接地端
子に接続されていることを特徴とする巣、噴回路用ケー
ス。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12541182A JPS5916348A (ja) | 1982-07-19 | 1982-07-19 | 集積回路用ケ−ス |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12541182A JPS5916348A (ja) | 1982-07-19 | 1982-07-19 | 集積回路用ケ−ス |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5916348A true JPS5916348A (ja) | 1984-01-27 |
Family
ID=14909438
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12541182A Pending JPS5916348A (ja) | 1982-07-19 | 1982-07-19 | 集積回路用ケ−ス |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5916348A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS558695A (en) * | 1978-06-30 | 1980-01-22 | Mca Disco Vision | Method of and device for reproducing selectively information |
| US4918676A (en) * | 1987-07-31 | 1990-04-17 | Kabushiki Kaisha Toshiba | Track accessing apparatus for optical disk |
| US6219909B1 (en) | 1990-11-28 | 2001-04-24 | Hitachi, Ltd. | Method of mounting disk drive apparatus |
-
1982
- 1982-07-19 JP JP12541182A patent/JPS5916348A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS558695A (en) * | 1978-06-30 | 1980-01-22 | Mca Disco Vision | Method of and device for reproducing selectively information |
| US4918676A (en) * | 1987-07-31 | 1990-04-17 | Kabushiki Kaisha Toshiba | Track accessing apparatus for optical disk |
| US6219909B1 (en) | 1990-11-28 | 2001-04-24 | Hitachi, Ltd. | Method of mounting disk drive apparatus |
| US6856482B2 (en) | 1990-11-28 | 2005-02-15 | Hitachi, Ltd. | Disk drive apparatus and method of mounting same |
| US7227712B2 (en) | 1990-11-28 | 2007-06-05 | Hitachi Global Storage Technologies Japan, Ltd. | Disk drive apparatus and method of mounting same |
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