JPS59142655A - Memory control system capable of simultaneous access - Google Patents

Memory control system capable of simultaneous access

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Publication number
JPS59142655A
JPS59142655A JP1552883A JP1552883A JPS59142655A JP S59142655 A JPS59142655 A JP S59142655A JP 1552883 A JP1552883 A JP 1552883A JP 1552883 A JP1552883 A JP 1552883A JP S59142655 A JPS59142655 A JP S59142655A
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JP
Japan
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memory
data
control unit
input
channel
Prior art date
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Pending
Application number
JP1552883A
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Japanese (ja)
Inventor
Yoshihisa Shiomi
塩見 佳久
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Nippon Electric Co Ltd
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Publication date
Application filed by NEC Corp, Nippon Electric Co Ltd filed Critical NEC Corp
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Publication of JPS59142655A publication Critical patent/JPS59142655A/en
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    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14Handling requests for interconnection or transfer
    • G06F13/16Handling requests for interconnection or transfer for access to memory bus

Abstract

PURPOSE:To enhance the use efficiency of a memory and make high-speed transfer of data possible, by dividing a memory area of a main storage device to plural areas and providing a memory control part for each divided area to make the simultaneous access to different memories possible. CONSTITUTION:The memory of a main storage device MM is divided to memory areas A and B. A channel control part CHC of a channel device (DCH) identifies whether the data area designated by a channel word CHW is the memory area A or the memory area B. By this identification, data transfer to the memory area B is performed when data transfer to the memory area B is not performed even if data transfer to the memory area A is executed. The competition for the memory access to the memory area A to a central control part CC and a data transfer control part DTC.A of the device DCH is monitored and controlled by a memory control part MMC.A, and that to the memory area B is controlled by a control part MMC.B. Thus, the memory area is divided to improve the use efficiency.

Description

【発明の詳細な説明】 本発明はメモリ制御方式に関し、特に同時アクセス可能
なメモリ制御方式に関する。
DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a memory control method, and more particularly to a memory control method that allows simultaneous access.

従来、チャネル装置によるメモリー人出力制御装置間の
データ転送は2、チャネル装置−人出力制御装置間に着
目すれば、一般的には複数の入出力制御装置に同時にデ
ータ転送の起動がかけられるブロックマルチプレクスチ
ャネル方式が採用されている。ここでチャネル装置DC
Hは、磁気ディスク装置等の高速入出力装置に対してバ
ーストモードでデータ転送を行うDMA (Direc
t Memory Access )転送制御部と、複
数の低速入出力装置に対してマルチプレクスモードで時
分割的にデータ転送を行うDMC(Data Mult
iplex Control )転送制御部から構成さ
れている。本方式の構成例を第1図に示すO 第1図において、データの転送はまず中央制御装置CP
U内の中央制御部CCが主記憶装置(以下。
Conventionally, data transfer between memory and human output control devices using a channel device is 2. If we focus on the channel device and human output control device, it is generally a block that can activate data transfer to multiple input/output control devices at the same time. A multiplex channel system is adopted. Here channel device DC
H is a DMA (Direct) that transfers data in burst mode to high-speed input/output devices such as magnetic disk drives.
tMemory Access) transfer control unit and DMC (Data Multi
iplex Control) consists of a transfer control unit. An example of the configuration of this system is shown in Figure 1. In Figure 1, data is first transferred to the central controller CP.
The central control unit CC in U is the main memory (hereinafter referred to as "main storage").

メモリと呼ぶ)MMにチャネル制御語CaWとこのチャ
ネル制御語が格納されているメモリのアドレスを示すチ
ャネルアドレスワードとを設定する。次に中央制御部C
Cの出す入出力命令により、チャネル装置DCHはチャ
ネルアドレスワードによりチャネル制御語のアドレスを
識別し、これをメモリMMから読出す。続いてチャネル
装置DCHは、チャネル制御語のコマンドコードを解読
してチャネルメモリCHMMにデータ転送に関する制御
情報(入出力装置番号、データ転送のバイト/ワード数
A channel control word CaW and a channel address word indicating the address of the memory where this channel control word is stored are set in MM (referred to as memory). Next, central control section C
With the input/output command issued by C, the channel device DCH identifies the address of the channel control word by means of the channel address word and reads it from the memory MM. Subsequently, the channel device DCH decodes the command code of the channel control word and stores control information regarding data transfer (input/output device number, number of bytes/words of data transfer, etc.) in the channel memory CHMM.

データの格納/読出しを行うメモリMMの先頭アドレス
等)を格納し1例えばバーストモード転送の入出力装置
I05に対するデータ転送であればDMA転送制御部D
MAと入出力制御部IOC5との間でバーストモード転
送を開始する。またマルチゾレクスモードの入出力装置
I01に対するデータ転送であればDMC転送制御部D
MCと入出力制御部IOCIとの間で転送が開始される
For example, if data is transferred to the input/output device I05 in burst mode transfer, the DMA transfer control unit D
Burst mode transfer is started between the MA and the input/output control unit IOC5. In addition, if data is transferred to the input/output device I01 in multizorex mode, the DMC transfer control unit D
Transfer is started between the MC and the input/output control unit IOCI.

一方、メモリMMに対するアクセスには中央制御部CC
によるアクセスとチャネル装置DCHによるアクセスの
2つがアシ、読出し/書込みのタイミングはメモリ制御
部MMCで制御する。メモリ制御部MMCは中央制御部
CCとチャネル装置DCHによるメモリアクセスの競合
を制御し、一方がメモリアクセスをしている場合は他方
からのメモリアクセスを禁止する。チャネル装置DCH
によるデータ転送においては、データ転送終了後中央制
御部CCに対してデータ転送終了の割込みを行う。
On the other hand, the central control unit CC controls access to the memory MM.
There are two accesses, access by the channel device DCH and access by the channel device DCH, and read/write timing is controlled by the memory control unit MMC. The memory control unit MMC controls memory access conflicts between the central control unit CC and the channel device DCH, and when one is accessing the memory, prohibits the other from accessing the memory. Channel device DCH
In data transfer, after the data transfer is completed, an interrupt is made to the central control unit CC to indicate the end of the data transfer.

本方式において中央制御部CCは、複数の入出力装置に
対して独立に入出力命令を実行することができるが、チ
ャネル装置DCH−メモリ制御部MMC間のデータ転送
は時分割的に行なわれる。またメモリ制御部MMCでチ
ャネル装置DCH、中央制御部CCからのメモリアクセ
スの競合を制御しているため、複数の装置から同時にメ
モIJMMをアクセスすることはできない。
In this system, the central control unit CC can independently execute input/output commands to a plurality of input/output devices, but data transfer between the channel device DCH and the memory control unit MMC is performed in a time-sharing manner. Furthermore, since the memory control unit MMC controls memory access conflicts from the channel device DCH and the central control unit CC, it is not possible to access the memory IJMM from a plurality of devices at the same time.

メモリ制御部MMC−メモリMM間のメモリアクセスの
タイミングを第2図に示す。図中、ACは中央制御部C
Cによるメモリアクセスを、ADはチャネル装置DCH
によるメモリアクセスをそれぞれ示す。図から明らかな
ように9本方式においては1つの装置(中央制御部cc
、−またけチャネル装置DCHを介した入出力装置)が
メモリMM’liアクセスしている間、他の装置はメモ
リMMをアクセスすることができないため、高速入出力
装置をチャネル装置DCHに接続した場合他の入出力装
置に対するチャネル装置DCHのデータ転送能力が大幅
に低下するという欠点がある。また低速の入出力装置を
複数台接続する場合もチャネル装置DCHのデータ転送
能力によりチャネル装置DCHに接続できる入出力装置
数が制約されるという欠点がある。
FIG. 2 shows the timing of memory access between the memory control unit MMC and the memory MM. In the figure, AC is the central control unit C
Memory access by C, AD is channel device DCH
The memory accesses are shown respectively. As is clear from the figure, in the nine-piece system, one device (central control unit cc
, - A high-speed input/output device is connected to the channel device DCH because other devices cannot access the memory MM while the input/output device (input/output device via the straddle channel device DCH) is accessing the memory MM'li. In this case, there is a disadvantage that the data transfer capability of the channel device DCH to other input/output devices is significantly reduced. Furthermore, even when a plurality of low-speed input/output devices are connected, there is a drawback that the number of input/output devices that can be connected to the channel device DCH is limited by the data transfer capability of the channel device DCH.

本発明は以上のような欠点を解消しようとする(5) ものであシ、メモリMMを複数の領域に分割し。The present invention attempts to eliminate the above-mentioned drawbacks (5) In other words, the memory MM is divided into multiple areas.

分割した各領域毎に中央制御部CCおよびチャネル装置
DCHからのメモリアクセスの競合を制御するためのメ
モリ制御部を設置し、チャネル装置DCHに分割した各
メモリ領域に対応してデータ転送制御部を設置し、入出
力制御装置には複数の系に対応する入出力インタフェー
ス部を設置し、しかも各メモリ制御部について中央制御
部CCからの制御信号によシ各装置(中央制御部CC,
チャネル装置DCH等)からの゛メモリアクセス信号(
メモリアドレス信号、データ信号、リード/ライト信号
等)を任意に選択設定できるダート回路を設置すること
により分割されたメモリ領域単位の同時アクセスができ
るようにし、加えてチャネル装置DCHのデータ転送制
御部の障害を中央制御部CCで検出した場合、障害のデ
ータ転送制御部に切換えて他のデータ転送制御部からア
クセスできるようなメモリ制御方式を提供するものであ
る。
A memory control unit is installed for each divided area to control conflicts in memory access from the central control unit CC and channel device DCH, and a data transfer control unit is installed corresponding to each divided memory area in the channel device DCH. The input/output control device is equipped with an input/output interface unit corresponding to multiple systems, and each memory control unit is connected to each device (central control unit CC,
``Memory access signal (such as channel device DCH, etc.)
By installing a dart circuit that can arbitrarily select and set memory address signals, data signals, read/write signals, etc., it is possible to simultaneously access divided memory areas, and in addition, the data transfer control section of the channel device DCH The present invention provides a memory control system in which when a central control unit CC detects a failure in a data transfer control unit, the failure data transfer control unit can be switched to and accessed from other data transfer control units.

本発明は、メモリを複数の領域に分割し複数の装置(中
央制御部CC,チャネル装置DCH等)か(6) らのメモリ制御信号の競合を監視しある装置がメモリア
クセスをしている間は他の装置からのメモリアクセスを
禁止してメモリアクセスを制御するメモリ制御部を各メ
モリ領域単位に設置し、また中央制御部CCからの制御
信号により特定の装置(中央制御部CC,チャネル装置
DCH等)からのメモリ制御の信号線を任意のメモリ領
域のメモリ制御部に接続するだめのダート回路と、メモ
リに対する入出力ポートを少なくとも2つ有し、チャネ
ル制御語CaWにより指定される入出カニリア(出力デ
ータの格納されているメモリ領域、または入力データを
格納するメモリ領域)を識別してメモリに対する入出力
ポートを選択してデータ転送を行なうチャネル装置と、
複数の入出力インタフェース部を有し、どれか1つの系
でデータ転送が行われている間は他系からのアクセスを
禁止する入出力制御装置とを備えたことを特徴とする。
The present invention divides memory into a plurality of areas and monitors conflicts in memory control signals from a plurality of devices (central control unit CC, channel device DCH, etc.) (6) while a certain device is accessing the memory. A memory control unit is installed in each memory area to control memory access by prohibiting memory access from other devices, and control signals from the central control unit CC are used to control specific devices (central control unit CC, channel device). An input/output canister that has at least two memory input/output ports and a dirt circuit for connecting a memory control signal line from a DCH (DCH, etc.) to a memory control unit in an arbitrary memory area, and an input/output canister specified by a channel control word CaW. a channel device that identifies (a memory area where output data is stored or a memory area where input data is stored) and selects an input/output port for the memory to transfer data;
The present invention is characterized by having a plurality of input/output interface units, and an input/output control device that prohibits access from other systems while data transfer is being performed in any one system.

次に本発明の実施例について第3図〜第6図により説明
する。
Next, embodiments of the present invention will be described with reference to FIGS. 3 to 6.

本実施例においては第3図のごとくメモリMMのメモリ
領域を2つに分割した場合について示す。
In this embodiment, a case will be described in which the memory area of the memory MM is divided into two as shown in FIG.

2つに分割した各メモリ領域をメモリ領域A、メモリ領
域Bとする。また各メモリ領域に対応し。
Let each memory area divided into two be a memory area A and a memory area B. It also corresponds to each memory area.

各メモリ領域に対するリード/ライト信号を制御するメ
モリ制御部を、メモリ制御部MMCA 、メモリ制御部
MMCBとする。チャネル装置DCH内部のデータ転送
制御部(DMC転送またはDMA転送の制御部) DT
CA 、 DTCBのメモリ制御信号線、データ信号線
を各メモリ制御部MMCA 、 MMCHに切換え接続
するためのダート回路をダート回路GATE A 。
Memory control units that control read/write signals for each memory area are referred to as a memory control unit MMCA and a memory control unit MMCB. Data transfer control unit (DMC transfer or DMA transfer control unit) inside channel device DCH DT
A dart circuit GATE A is used to switch and connect the memory control signal line and data signal line of CA and DTCB to each memory control unit MMCA and MMCH.

ダート回路GATE Bとする。Let it be dirt circuit GATE B.

本実施例におけるデータ転送の手順は次の通シである。The data transfer procedure in this embodiment is as follows.

中央制御部CCはデータ転送を行う各入出力装置IO1
〜IO5についてチャネル制御語をメモリ上に設定し、
チャネルアドレスワードCAWにチャネル制御語αWの
メモリアドレスを格納して入出力命令5TART Il
oを実行する。
The central control unit CC controls each input/output device IO1 that transfers data.
~Set the channel control word for IO5 in memory,
Store the memory address of the channel control word αW in the channel address word CAW and issue the input/output command 5TART Il.
Execute o.

第4図は入出力装置IO1〜IO5についてデータ転送
を行う場合を示す。この例では、チャネル制御語CCW
 1 、 CCV 3 、 CCW 4に対するデータ
エリアとしてメモリ領域Aを使用し、チャネル制御語C
CW 2 、 CCW 5に対するデータエリアとして
メモリ領域Bを使用した場合である。
FIG. 4 shows a case where data transfer is performed for input/output devices IO1 to IO5. In this example, the channel control word CCW
Memory area A is used as the data area for CCV 1, CCV 3, and CCW 4, and the channel control word C
This is a case where memory area B is used as a data area for CW 2 and CCW 5.

まず中央制御部CCは入出力命令5TART I101
00■)によシチャネル装置DCHを起動する。入出力
命令5TART Iloにより起動されたチャネル装置
DCHは、中央制御部CCの処理動作とは独立にメモリ
上のチャネルアドレスワードCAWを読出しく■)、チ
ャネルアドレスワードCAWにより指定されたチャネル
制御語CcWを読出しく■)、チャネルメモリC)IM
MにチャネルワードCHW (データエリアのアドレス
に関する情報、制御命令、入出力≠=チデータ長の情報
等)をセットしく■)、入出力装置I01の入出力制御
装置IOCIにデータ転送動作指示を行う(■)、この
際チャネル装置DCHはチャネルワードCHwに設定さ
れたデータエリアのアドレス情報によりデータ転送を行
うデータエリアがメモリ領域Aであることを識別すると
、メモリ制御部MMCAに接続されたA系のバスによシ
入出力制御装置IOCにデータ転送指示を行う。データ
転(9) 送指示をA系パスで受けた入出力制御装置IOCは。
First, the central control unit CC issues input/output command 5TART I101.
00■) starts the channel device DCH. The channel device DCH activated by the input/output instruction 5TART Ilo reads the channel address word CAW on the memory independently of the processing operation of the central control unit CC), and reads the channel control word CcW specified by the channel address word CAW. ■), channel memory C) IM
Set the channel word CHW (information regarding the data area address, control command, information on input/output ≠ = data length, etc.) in M), and instruct the input/output control device IOCI of the input/output device I01 to perform a data transfer operation ( (2) At this time, when the channel device DCH identifies that the data area to which data is to be transferred is memory area A based on the address information of the data area set in the channel word CHw, A data transfer instruction is given to the input/output control unit IOC via the bus. Data transfer (9) The input/output control unit IOC receives the transfer instruction through the A path.

データ転送完了までB系パスを切離し、A系バスによシ
データ制御信号の入出力を行う。メモリ領域Bのデータ
エリアに対するデータ転送の場合も同様である。
The B-system path is disconnected until the data transfer is completed, and data control signals are input and output via the A-system bus. The same holds true for data transfer to the data area of memory area B.

チャネル装置DCHのチャネル制御部CHCは、チャネ
ルワードCHWで指定されるデータエリアがメモリ領域
A、Hのいずれであるかを識別し、メモリ領域A(また
はB)のデータエリアに対するデータ転送が実行中でも
、メモリ領域Bに対するデータ転送が行われていなけれ
ば、メモリ領域Bに対するデータ転送を行う。第4図の
例では、チャネル制御語cCw1の実行によシメモリ領
域AのデータエリアDAIにおいてデータ転送中でもメ
モリ領域Bに対するデータ転送が行われていなければ、
データエリアD A 2 mデータエリアDA5に対応
するチャネル制御語cCw2 、 CCW 5によるデ
ータ転送を開始する。
The channel control unit CHC of the channel device DCH identifies whether the data area specified by the channel word CHW is in memory area A or H, and even if data transfer to the data area in memory area A (or B) is being executed. , if data transfer to memory area B is not performed, data transfer to memory area B is performed. In the example of FIG. 4, if the channel control word cCw1 is executed and data is being transferred in the data area DAI of the memory area A, if data is not being transferred to the memory area B,
Data transfer using channel control words cCw2 and CCW5 corresponding to data area DA2m data area DA5 is started.

メモリ領域Aに対する中央制御部CCおよびチャネル装
置DCHのデータ転送制御部DTCAからの(10) メモリアクセスの競合は、メモリ制御部MMCAで監視
制御し、メモリ領域Bに対する中央制御部CCおよびチ
ャネル装置DCHのデータ転送制御部DTCBからのメ
モリアクセスの競合はメモリ制御部MMCBで制御する
。以上によシ異なるメモリ領域のデータエリアに対する
データ転送は同時に実行することができる。このような
制御は、メモリMMが3つ以上の複数に分割される場合
でも同様に実現できることは言うまでもない。
(10) Memory access conflicts from the central control unit CC for memory area A and the data transfer control unit DTCA of the channel device DCH are monitored and controlled by the memory control unit MMCA, and Memory access conflicts from the data transfer control unit DTCB are controlled by the memory control unit MMCB. As described above, data transfer to data areas in different memory areas can be performed simultaneously. It goes without saying that such control can be similarly achieved even when the memory MM is divided into three or more parts.

第3図、第4図の構成におけるデータ転送のタイミング
を第5図に示す。
FIG. 5 shows the timing of data transfer in the configurations of FIGS. 3 and 4.

第5図において、同じメモリ領域に対する同時アクセス
はないが、異なるメモリ領域に対しては同時にアクセス
可能であシ、データ転送能力が高くなることがわかる。
In FIG. 5, it can be seen that although there is no simultaneous access to the same memory area, different memory areas can be accessed simultaneously, increasing the data transfer ability.

図中、A(B)は中央制御部CCによるメモリ領域A(
B)部のアクセスを。
In the figure, A(B) is a memory area A(
B) Access to the section.

A/ (Bl )はチャネル装置DCHによるメモリ領
域A(B)部のアクセスを示す。
A/(Bl) indicates an access to the memory area A(B) by the channel device DCH.

なおメモリアクセス方式が同じであれば、一般の入出力
装置を接続してメモリを同時アクセスすることも可能で
ある。
Note that if the memory access method is the same, it is also possible to connect general input/output devices and access the memory simultaneously.

また第3図において、チャネル装置DCH内のデータ転
送制御部DTCA (tたはDTCB )に障害が発生
した場合、中央制御部CCはダート回路GATEA(ま
たはGATE B )を切換えてデータ転送制御部DT
CB (またはDTCp、 )のデータ制御線をメモリ
制御部MMCA (またはMMCB )に接続する。同
時に中央制御部CCは、チャネル装置DCH内のチャネ
ル制御部CHCにデータ転送制御部DTCA (または
DTCB )のメモリ制御部MMCからの切離しを通知
する。これ以後チャネル制御部CHCは、データ転送の
起動指示をデータ転送制御部DTCB (またはDTC
A )を使用して行ない、以後のデータ転送はB系(ま
たはA系)のバスを介して行われる。
Further, in FIG. 3, when a failure occurs in the data transfer control unit DTCA (t or DTCB) in the channel device DCH, the central control unit CC switches the dart circuit GATEA (or GATE B) to transfer the data transfer control unit DT
The data control line of CB (or DTCp) is connected to the memory control unit MMCA (or MMCB). At the same time, the central control unit CC notifies the channel control unit CHC in the channel device DCH of the separation of the data transfer control unit DTCA (or DTCB) from the memory control unit MMC. After this, the channel control unit CHC issues data transfer start instructions to the data transfer control unit DTCB (or DTC
A), and subsequent data transfer is performed via the B-system (or A-system) bus.

これによシ、データ転送制御部の一系が障害となった場
合でも他系を使用して第1図の構成例の場合と同等のデ
ータ転送は行なえる。
As a result, even if one system of the data transfer control unit fails, data transfer equivalent to that in the configuration example shown in FIG. 1 can be performed using another system.

第6図はデータ転送制御部Aが障害となった場合の接続
を示す。
FIG. 6 shows the connection when the data transfer control section A becomes a failure.

本発明は以上に説明したように、主記憶装置のメモリ領
域を複数に分割して分割メモリ領域毎にメモリ制御部を
設置し、チャネル装置にはメモリに対して独立にアクセ
スできる入出力ポートを設置することによシ、領域の異
なるメモリに対する同時アクセスを可能にしてメモリの
使用効率を高め、データの高速転送を可能にする等の効
果が得られる。
As explained above, the present invention divides the memory area of the main storage device into multiple parts, installs a memory control unit in each divided memory area, and provides input/output ports that can independently access the memory in the channel device. By installing this, effects such as enabling simultaneous access to memories in different areas, increasing memory usage efficiency, and enabling high-speed data transfer can be obtained.

【図面の簡単な説明】[Brief explanation of drawings]

第1図は従来のメモリ制御方式の例であシ、そのデータ
転送のタイムチャートを第2図に示す。 第3図は本発明の一実施例を示し、メモリーチャネル装
置−人出力制御装置間の制御方式を第4図に、データ転
送のタイムチャートを第5図に示す。 第6図は第3図において片系障害時に他系に切替えた場
合の接続を示す。 CPU・・・中央処理装置、CC・・・中央制御部、 
MMC・・・メモリ制御部、MM・・・主記憶装置、 
DCH・・・チャネル装置、 CHC・・・チャネル制
御部、 CHMM・・・チャネルメモIJ I DMA
・・・DMA制御部、 DMC・・・DMC制御部。 GATE A 、 GATE B・・・デート回路、l
0CI〜IOC5・・・入出力制御装置、■01〜IO
5・・・入出力装置、DTCA 、 DTCB・・・デ
ータ転送制御部。
FIG. 1 shows an example of a conventional memory control method, and FIG. 2 shows a time chart of data transfer. FIG. 3 shows an embodiment of the present invention, FIG. 4 shows a control system between the memory channel device and the human output control device, and FIG. 5 shows a data transfer time chart. FIG. 6 shows a connection when switching to another system when one system fails in FIG. 3. CPU...Central processing unit, CC...Central control unit,
MMC...Memory control unit, MM...Main storage device,
DCH...Channel device, CHC...Channel control unit, CHMM...Channel memo IJ I DMA
...DMA control section, DMC...DMC control section. GATE A, GATE B...Date circuit, l
0CI~IOC5...Input/output control device, ■01~IO
5... Input/output device, DTCA, DTCB... Data transfer control unit.

Claims (1)

【特許請求の範囲】[Claims] (1)  メモリを複数の領域に分割し、少なくとも2
つの装置(中央制御部、チャネル装置等)からの上記メ
モリに対する制御信号(メモリアドレス信号、データ信
号、リード/ライト信号等)の競合を監視し競合せぬよ
う制御信号を選択してメモリアクセスを行うメモリ制御
部を上記分割したメモリ領域単位に設置し、また上記各
装置からのメモリ制御の信号線を任意のメモリ領域のメ
モリ制御部に接続するためのダート回路と、メモリに対
する入出力ポート(メモリアドレス信号、データ信号、
リード/ライト信号、メモリに対するリード/ライト要
求信号等を含む)を少なくとも2つ有し、チャネル制御
語により指定されるデータの入出カニリア(出力データ
の格納されているメモリ領域、または入力データを格納
するメモリ領域)を識別してメモリに対する入出力ポー
トを選択してデータ転送を行うチャネル装置と、複数の
入出力インタフェース部を有し、複数の系からアクセス
可能で任意の1系からアクセスされている場合は他系か
らのアクセスを禁止する入出力制御装置とを備えたこと
を特徴とする同時アクセス可能なメモリ制御方式。
(1) Divide the memory into multiple areas, at least 2
Monitors conflicts between control signals (memory address signals, data signals, read/write signals, etc.) from two devices (central control unit, channel devices, etc.) to the memory, selects control signals to avoid conflicts, and performs memory access. A memory control unit to perform this is installed in each of the divided memory areas, and a dirt circuit for connecting the memory control signal line from each of the above devices to the memory control unit of any memory area, and an input/output port for the memory ( memory address signal, data signal,
It has at least two data input/output channels (including read/write signals, memory read/write request signals, etc.) specified by the channel control word (memory area where output data is stored or input data is stored). It has a channel device that identifies the memory area), selects an input/output port for the memory, and transfers data, and multiple input/output interface units, and can be accessed from multiple systems and can be accessed from any one system. A memory control system capable of simultaneous access, characterized by comprising an input/output control device that prohibits access from other systems if there is a system.
JP1552883A 1983-02-03 1983-02-03 Memory control system capable of simultaneous access Pending JPS59142655A (en)

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Cited By (4)

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