JPS59132040A - シリアルデ−タ入力方式 - Google Patents
シリアルデ−タ入力方式Info
- Publication number
- JPS59132040A JPS59132040A JP58005230A JP523083A JPS59132040A JP S59132040 A JPS59132040 A JP S59132040A JP 58005230 A JP58005230 A JP 58005230A JP 523083 A JP523083 A JP 523083A JP S59132040 A JPS59132040 A JP S59132040A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- data
- clock
- serial
- controller
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M11/00—Coding in connection with keyboards or like devices, i.e. coding of the position of operated keys
- H03M11/20—Dynamic coding, i.e. by key scanning
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Input From Keyboards Or The Like (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
技術分野
本発明はキーボード部より演算部へシリアルデータを入
力するシリアルデータ入力方式に関し、特に信号線を少
なくし、かつ回路構成を簡素化できるシリアルデータ入
力方式に関する。
力するシリアルデータ入力方式に関し、特に信号線を少
なくし、かつ回路構成を簡素化できるシリアルデータ入
力方式に関する。
従来技術
従来、キーボード部より演算部へデータを転送入力する
場合、ケーブルが太くなることを避けるためにシリアル
データ化し入力を行っている。
場合、ケーブルが太くなることを避けるためにシリアル
データ化し入力を行っている。
このシリアルデータは標準に合わせるためにＡＳＣＩＩ
コード化したり、調歩同期化することが一般に行われて
きた。しかし、調歩同期化の信号はスタートビット、パ
リティビット、ストップビットの制約があり、回路が複
雑化してしまう不利益があった。
コード化したり、調歩同期化することが一般に行われて
きた。しかし、調歩同期化の信号はスタートビット、パ
リティビット、ストップビットの制約があり、回路が複
雑化してしまう不利益があった。
目的
本発明は従来のシリアルデータ入力方式が上述したよう
な不利益を有することに鑑み提案されるものであり、そ
の目的は信号線が少なく回路力く簡単なシリアルデータ
入力方式を提供する所（こある。
な不利益を有することに鑑み提案されるものであり、そ
の目的は信号線が少なく回路力く簡単なシリアルデータ
入力方式を提供する所（こある。
実施例
第１図において、ｌはキーボード部であり、キーコント
ローラによりキーマトリックス２のキーボード入力制御
を行い、演算部へデータ・クロック線４を介してシリア
ルデータクロック信号を送る。
ローラによりキーマトリックス２のキーボード入力制御
を行い、演算部へデータ・クロック線４を介してシリア
ルデータクロック信号を送る。
演算部１１はデータ拳クロック線４を介して送られてく
るシリアルデータからシングル・ショット１２によりク
ロック２０を作り、シリアル・）くラレル変換部１３と
、カウンタ１４へ入力する。
るシリアルデータからシングル・ショット１２によりク
ロック２０を作り、シリアル・）くラレル変換部１３と
、カウンタ１４へ入力する。
かつデータ・クロック信号はシリアル・ノくラレル変換
部１３ヘデータ入力として、データ・クロック線４を介
して直接入力されている。カウンタ１４はシングルショ
ツ）１２の出力信号の立下刃くりのエツジで計数し、ク
ロック数が１文字分番こ達したならば割込み信号１９を
演算コントローラ１５へ出力する。演算コントローラ１
５は割込みを感知したならば、カウンタ１４ヘ力ウンタ
リセツト信号１８を送りリセットし、データノくス１６
を介して受信−データをデータリード信号１月と同期し
て読みとる。
部１３ヘデータ入力として、データ・クロック線４を介
して直接入力されている。カウンタ１４はシングルショ
ツ）１２の出力信号の立下刃くりのエツジで計数し、ク
ロック数が１文字分番こ達したならば割込み信号１９を
演算コントローラ１５へ出力する。演算コントローラ１
５は割込みを感知したならば、カウンタ１４ヘ力ウンタ
リセツト信号１８を送りリセットし、データノくス１６
を介して受信−データをデータリード信号１月と同期し
て読みとる。
次に第２のタイミングチャートを参照しながら実施例の
動作を説明する。
動作を説明する。
まず、キーマトリックス２より入力された信号はキーコ
ントローラ３により対応するシリアル信号に変換された
後、データ・クロック線４へ出力される。出力信号は第
３図に示すよう番こ、周期Ｔ１の１／３のパルス幅を有
する論理“１゛°信号と、論理“θ′′信号が用意され
て０る。キーコントローラはこれらの信号を送出したＩ
／λデータ番こ合わせて出力する。なお、無信号状態に
おｌ、）てｔ−ｈ、データ・クロック線４は出力否定信
号番とよりノ飄イレベルに保たれる。以上のように送出
される信号を形成する回路の一例は第４図に示される。
ントローラ３により対応するシリアル信号に変換された
後、データ・クロック線４へ出力される。出力信号は第
３図に示すよう番こ、周期Ｔ１の１／３のパルス幅を有
する論理“１゛°信号と、論理“θ′′信号が用意され
て０る。キーコントローラはこれらの信号を送出したＩ
／λデータ番こ合わせて出力する。なお、無信号状態に
おｌ、）てｔ−ｈ、データ・クロック線４は出力否定信
号番とよりノ飄イレベルに保たれる。以上のように送出
される信号を形成する回路の一例は第４図に示される。
ＩＩＩち、周期Ｔ、でシリアルに出力するデータのｒｌ
Ｊ、「０」信号をＡＮＤゲート３０ 、３１４と入力し
、データをＡＮＤゲート３０には非反転、３１には反転
して入力すれば、第２図番と示すｒｌＪ信号及び「０」
信号を出力できる。し力）も、各信号は各信号の開始時
点において、レベルが一定方向に遷移するため、ワンシ
ョット１２をトリガする。
Ｊ、「０」信号をＡＮＤゲート３０ 、３１４と入力し
、データをＡＮＤゲート３０には非反転、３１には反転
して入力すれば、第２図番と示すｒｌＪ信号及び「０」
信号を出力できる。し力）も、各信号は各信号の開始時
点において、レベルが一定方向に遷移するため、ワンシ
ョット１２をトリガする。
さて、演算部１１に入力されたデータ・クロック信号は
その立下がりのエツジでシングルショット１２をトリガ
し、パルス幅Ｔ２ （実施例ではｌ／２ＴＩのパルス
幅）を作り、これをクロック２０として出力する。クロ
ック２０の立下がりのエツジでデータ・クロック信号源
サンプルし、シリアル◆パラレル変換部１３に与える。
その立下がりのエツジでシングルショット１２をトリガ
し、パルス幅Ｔ２ （実施例ではｌ／２ＴＩのパルス
幅）を作り、これをクロック２０として出力する。クロ
ック２０の立下がりのエツジでデータ・クロック信号源
サンプルし、シリアル◆パラレル変換部１３に与える。
一方、カウンタ１４はクロック２０を同じクロック２０
の立下がりでカウントし、１文字のパルス数に達したな
らば割込み信号１９を発生し、演算コントローラ１５に
知らせる。演算コントローラ１５はカウンタリセット信
号１８をカウンタ１４に送り、カウンタをリセットし、
割込み状態を解除する。
の立下がりでカウントし、１文字のパルス数に達したな
らば割込み信号１９を発生し、演算コントローラ１５に
知らせる。演算コントローラ１５はカウンタリセット信
号１８をカウンタ１４に送り、カウンタをリセットし、
割込み状態を解除する。
次に演算コントローラ１５は自己の発するデータリード
信号のタイミングでデータパル１６の信号をサンプルす
る。
信号のタイミングでデータパル１６の信号をサンプルす
る。
効果
以上述べた如く本発明によれば、簡易な構成でキーボー
ドと演算部を結ぶことができかつ信１ｖダ泉の本数を少
なくすることができる。
ドと演算部を結ぶことができかつ信１ｖダ泉の本数を少
なくすることができる。
第１図は本発明の一実施例を示すブロック図、第２図は
本発明の詳細な説明するためのタイミングチャート、 第３図は論理ｒｌＪ及び論理「０」の信号を示す波形図
、 第４図は論理「１」、論理「０」の信号をつくる回路の
一例を示す回路図である。 ここで、１・・・キーボード部、２・・・キーマトリッ
クス、４・・・デークφクロック線、１２・・・シング
ル・ショット、１３・・・シリアル・パラレル変換部、
１４・・・カウンタである。
本発明の詳細な説明するためのタイミングチャート、 第３図は論理ｒｌＪ及び論理「０」の信号を示す波形図
、 第４図は論理「１」、論理「０」の信号をつくる回路の
一例を示す回路図である。 ここで、１・・・キーボード部、２・・・キーマトリッ
クス、４・・・デークφクロック線、１２・・・シング
ル・ショット、１３・・・シリアル・パラレル変換部、
１４・・・カウンタである。
Claims (1)
- キーボード部と演算部をデータとクロックを共用する線
で連結し、該キーボード部ではキーマトリックスよりキ
ーコントローラに入力されたデータを各ビットの開始時
にレベルが一定方向に遷移するように形成し、ビットの
開始時よりビットが１のとき予め１ビット時間Ｔ （＋
より短い時間Ｔ２後の時点で１であり、ビットがＯのと
きは該Ｔ２後の時点でＯであるデータクロック信号とし
て前記演算部に送り、該演算部では各ビットの開始より
Ｔ２を計測しこれをクロック信号とし、データクロック
信号をサンプルしてシリアルパラレル変換部へ与えると
ともにクロックをカウントし、該カウント値が１文字相
当に達したとき演算コントローラに割込みを発生するこ
とを特徴とするシルアルデータ入力方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58005230A JPS59132040A (ja) | 1983-01-18 | 1983-01-18 | シリアルデ−タ入力方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58005230A JPS59132040A (ja) | 1983-01-18 | 1983-01-18 | シリアルデ−タ入力方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59132040A true JPS59132040A (ja) | 1984-07-30 |
Family
ID=11605380
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58005230A Pending JPS59132040A (ja) | 1983-01-18 | 1983-01-18 | シリアルデ−タ入力方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59132040A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6472623A (en) * | 1987-09-14 | 1989-03-17 | Kuroda Precision Ind Ltd | Serial/parallel conversion system for signal |
-
1983
- 1983-01-18 JP JP58005230A patent/JPS59132040A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6472623A (en) * | 1987-09-14 | 1989-03-17 | Kuroda Precision Ind Ltd | Serial/parallel conversion system for signal |
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