JPS5912603A - Cascode circuit - Google Patents
Cascode circuitInfo
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- JPS5912603A JPS5912603A JP12173382A JP12173382A JPS5912603A JP S5912603 A JPS5912603 A JP S5912603A JP 12173382 A JP12173382 A JP 12173382A JP 12173382 A JP12173382 A JP 12173382A JP S5912603 A JPS5912603 A JP S5912603A
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- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
- H03F1/08—Modifications of amplifiers to reduce detrimental influences of internal impedances of amplifying elements
- H03F1/22—Modifications of amplifiers to reduce detrimental influences of internal impedances of amplifying elements by use of cascode coupling, i.e. earthed cathode or emitter stage followed by earthed grid or base stage respectively
- H03F1/223—Modifications of amplifiers to reduce detrimental influences of internal impedances of amplifying elements by use of cascode coupling, i.e. earthed cathode or emitter stage followed by earthed grid or base stage respectively with MOSFET's
Abstract
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、ＭＯＳ型のアナログ回路に係シ、特に演算
増幅器の増幅段に使用されるカスコード回路に関する。DETAILED DESCRIPTION OF THE INVENTION [Technical Field of the Invention] The present invention relates to a MOS type analog circuit, and particularly to a cascode circuit used in an amplification stage of an operational amplifier.
従来、演算増幅器の増幅段に使用されるカスコード回路
は、第１図に示すように構成されている。すなわち、出
力端子ｏｕｔと接地点間にＮチャネル型のＭＯＳトラン
ジスタＱ！およびＱｓが直列接続され、上記トランジス
タＱ１は所定の電位Ｖで導通設定される。そして、トラ
ンジスタＱ２のダート側の入力端子１ｎに入力信号Ｖｌ
ｎを供給してこのトランジスタＱＸを導通制御し、出力
端子ｏｕｔから出力信号Ｖ。ｕｔを得る。Conventionally, a cascode circuit used in an amplification stage of an operational amplifier is configured as shown in FIG. That is, an N-channel MOS transistor Q! is connected between the output terminal out and the ground point. and Qs are connected in series, and the transistor Q1 is set to be conductive at a predetermined potential V. Then, an input signal Vl is applied to the dirt side input terminal 1n of the transistor Q2.
N is supplied to control the conduction of this transistor QX, and an output signal V is output from the output terminal out. get ut.
上述したカスコード回路は、第２図に示すＭＯＳ ）ラ
ンジスタ構成のソース接地回路と同様な働きをするもの
であるが、ソース接地回路に比べ出力インピーダンスが
高いという特徴を有する。The above-described cascode circuit functions similarly to the source grounded circuit of the MOS transistor configuration shown in FIG. 2, but has a feature of higher output impedance than the source grounded circuit.
しかし、第１図に示すような構成では、出力電圧Ｖ。ｕ
ｔが変動するとトランジスタＱ！のドレイン・ソース間
電圧ｖＤ８が若干変動するため出力電流ＩＤが変動し、
出力インピーダンスが低下する欠点がある。また、出力
電圧■。ｕｔの低電圧領域においては、定電流特性が悪
く出力インピーダンスが低いうえ、大きな出力電流を流
し難い等多くの欠点を有している。However, in the configuration shown in FIG. 1, the output voltage V. u
When t changes, transistor Q! The output current ID changes because the drain-source voltage vD8 changes slightly.
The disadvantage is that the output impedance decreases. Also, the output voltage ■. In the low voltage region of ut, it has many drawbacks such as poor constant current characteristics, low output impedance, and difficulty in flowing a large output current.
第３図〜第５図に上記第１図のカスコード回路の特性を
一括して破線で示す。第３図は出力電圧Ｖ。ｕｔとトラ
ンジスタＱ！のドレイン・ソース間電圧ｖＤ８との関係
を示すもので、トランジスタＱ！のダート電圧ｖ ＝
３．３４ （Ｖ）、入力信号ｖｉｎ ” １．４ （Ｖ
）としてその特性を測定したものである。ここで、トラ
ンジスタＱｌのチャネル幅Ｗとチャネル長りとの比ＷＡ
＝ ５０／１０、トランジスタＱ！のＷ／’Ｌ ＝
１００／１０としている。第４図に第３図と同一条件に
おける出力電圧ｖ６ｕｔと出力電流ＩＤとの関係、第５
図に出力電圧Ｖ。ｕｔ＝１．０Ｖで一定とした場合の入
力電圧Ｖｉｎと出力電流ＩＤとの関係を示す。In FIGS. 3 to 5, the characteristics of the cascode circuit shown in FIG. 1 are collectively shown by broken lines. Figure 3 shows the output voltage V. ut and transistor Q! This shows the relationship between the drain and source voltage vD8 of the transistor Q! Dart voltage v =
3.34 (V), input signal vin” 1.4 (V
) and its characteristics were measured as follows. Here, the ratio WA of the channel width W to the channel length of the transistor Ql
= 50/10, transistor Q! W/'L =
I rate it 100/10. Figure 4 shows the relationship between the output voltage v6ut and the output current ID under the same conditions as in Figure 3.
The output voltage V is shown in the figure. The relationship between the input voltage Vin and the output current ID when ut is constant at 1.0V is shown.
なお、第３図〜第５図において、実線はこの発明による
カスコード回路の特性曲線であシ、これについては後述
する。In addition, in FIGS. 3 to 5, the solid lines are characteristic curves of the cascode circuit according to the present invention, which will be described later.
この発明は上記のような事情を鑑みてなされたもので、
その目的とするところは、出力インピーダンスが高く、
且つ出力電圧の低電圧時にも大きな出力電流が得られる
カスコード回路を提供することである。This invention was made in view of the above circumstances,
The purpose is to have high output impedance,
Another object of the present invention is to provide a cascode circuit that can obtain a large output current even when the output voltage is low.
すなわち、この発明においては、上記第１図の回路にお
けるトランジスタＱｌ とＱ意との接続点の電位を所定
の電位と比較して増幅する比較増幅手段を設け、この比
較増幅手段の出力によ、Ｄ）ランジスタＱ！を導通制御
するように構成したものである。That is, in the present invention, a comparison amplification means is provided which compares and amplifies the potential at the connection point between the transistors Ql and Q in the circuit of FIG. 1 with a predetermined potential, and the output of the comparison amplification means D) Langista Q! It is configured to control conduction.
以下、この発明の一実施例について、図面を診照して説
明する。第６図はその構成を示すもので、出力端子ｏｕ
ｔと接地点間に第１．第２のＮチャネル型ＭＯ８）ラン
ジスタＱ！ 、Ｑ！を直列接続し、上記トランジスタＱ
ｒ、Ｑ＊の接続点（、）の電位を比較増幅手段として働
くオペアンプ１ノの反転入力端←）に供給する。との第
４アンプ１１の非反転入力端（＋）には電源ｖＲから所
定の電位を供給し、オペアンプ１１の出力でトランジス
タＱｌを導通制御する。そして、トランジスタＱ２のｆ
−）側の入力端子ｉｎから入力信号ｖｌｎを供給し、出
力端子ｏｕｔから出力信号ｖｏｕｔを得るようにして成
る。An embodiment of the present invention will be described below with reference to the drawings. Figure 6 shows its configuration.
t and the ground point. Second N-channel type MO8) transistor Q! ,Q! are connected in series, and the above transistor Q
The potential at the connection point (,) of r and Q* is supplied to the inverting input terminal ←) of an operational amplifier 1 which serves as a comparison and amplification means. A predetermined potential is supplied from the power supply vR to the non-inverting input terminal (+) of the fourth amplifier 11, and the output of the operational amplifier 11 controls the conduction of the transistor Ql. And f of transistor Q2
An input signal vln is supplied from an input terminal in on the -) side, and an output signal vout is obtained from an output terminal out.
このような構成によれば、出力電圧Ｖ。ｕｔが充分高い
時には、トランジスタＱ！のドレイン・ソース間電圧Ｖ
ＤＩｌの変動に応じてオペアンプ１１がトランジスタＱ
！を導通制御するため、出力電圧Ｖ。ｕｔの変動による
トランジスタＱｘ′のドレイン電流ＩＤの変動を小さく
できる。また、出力電圧Ｖ。ｕｔが低い時には、従来と
同様にトランジスタＱ！のドレイン・ソース間電圧ｖＤ
ｓヲ一定に保”つことは困難であるが、オペアンプ１１
の出力でトランジスタＱ１を深いオン状態にできるので
、大きな出力電流工ゎが得られる。According to such a configuration, the output voltage V. When ut is high enough, transistor Q! drain-source voltage V
The operational amplifier 11 changes the transistor Q according to the fluctuation of DIl.
! To control conduction, the output voltage V. Fluctuations in the drain current ID of the transistor Qx' due to fluctuations in ut can be reduced. Also, the output voltage V. When ut is low, the transistor Q! The drain-source voltage vD of
Although it is difficult to keep S constant, the operational amplifier 11
Since the output of the transistor Q1 can be turned on deeply, a large output current can be obtained.
第７図は、この発明の他の実施例を示すもので、第６図
の回路におけるオペアンプ１１に換えて、電源ｖＤＤと
接地点間にＰチャネル型のＭＯＳ ）ランジスタＱｓ
（第３のトランジスタ）とＮチャネル型のＭＯＳ ）
ランジスタＱ４ （第４のトランジスタ）との直列回
路を設けたものである。上記トランジスタＱ３のソース
、ダート間には電源Ｖ。が接続され、トランジスタＱｔ
＋９１の接続点ａの電位でトランジスタＱ４を導通制御
するとともに、トランジスタＱ３．Ｑ４の接続点すの電
位でトランジスタＱ１を導通制御している。FIG. 7 shows another embodiment of the present invention, in which a P-channel MOS transistor Qs is connected between the power supply vDD and the ground point in place of the operational amplifier 11 in the circuit of FIG.
(third transistor) and N-channel MOS)
A series circuit with transistor Q4 (fourth transistor) is provided. A power supply V is connected between the source and dart of the transistor Q3. is connected and the transistor Qt
+91 and the potential at the connection point a controls the conduction of the transistor Q4, and also controls the conduction of the transistor Q3. The conduction of the transistor Q1 is controlled by the potential at the connection point of Q4.
上記のような構成において動作を説明する。The operation in the above configuration will be explained.
出力電圧Ｖ。ｕｔが充分高い時は、トランジスタＱ４は
トランジスタＱ３を負荷とするソース接地増幅器として
働き、接続点ａの電位（トランジスタＱ！のドレイン・
ソース間電圧ｖＤ８）がトランジスタＱ４のしきい値電
圧Ｖｔｈ＋αを越えると、接続点すの電位（トランジス
タＱ、のダート電位）が下がる。この時、トランジスタ
Ｑｒはソースフォロワとして働き、接続点ａの電位を下
げ帰還ループが形成される。従って、接続点ａの電位は
Ｖｔｈ＋αの点で一定に保持される。出力電圧■。ｕｔ
を変動させても接続点ａの電位はｔｌとんど変化せず一
定に保たれるのでトランジスタＱ２のドレイン電流は変
動しない。Output voltage V. When ut is sufficiently high, transistor Q4 acts as a common source amplifier with transistor Q3 as a load, and the potential at connection point a (the drain of transistor Q!
When the source-to-source voltage vD8) exceeds the threshold voltage Vth+α of the transistor Q4, the potential at the connection point S (the dirt potential of the transistor Q) decreases. At this time, the transistor Qr functions as a source follower and lowers the potential at the connection point a, forming a feedback loop. Therefore, the potential at the connection point a is held constant at Vth+α. Output voltage ■. ut
Even if tl is varied, the potential at the connection point a is kept constant without changing tl, so the drain current of the transistor Q2 does not vary.
トランジスタＱ！のドレイン電流は出力電流工。Transistor Q! The drain current is the output current.
に等しいので、出力電流工。も一定であシ、出力インピ
ーダンスを高くできる。前記第１図のカスコード回路に
おいては、出力インピータンスがＩＯＭＱ程度であった
のに対し、第７図に示すこの発明のカスコード回路では
出力インピーダンスが２００ＭＱ以上にできることを実
験によシ確認した。また、出力電圧Ｖ。ｕｔが低い場合
は、トランジスタＱ４がオフ状態となるため、接続点す
の電位は電源電位ＶＤＤ（５■）となシ、トランジスタ
Ｑ１は深いオン状態となる。このためトランジスタＱｌ
は第２図に示したＭＱ８ ）ランジスタに近い動作をし
、大きな出力電流が得られる。Since it is equal to , the output current is equal to . The output impedance is also constant, and the output impedance can be increased. In the cascode circuit shown in FIG. 1, the output impedance was approximately IOMQ, whereas it was experimentally confirmed that the cascode circuit of the present invention shown in FIG. 7 can have an output impedance of 200 MQ or more. Also, the output voltage V. When ut is low, the transistor Q4 is in an off state, so the potential at the connection point is the power supply potential VDD (5■), and the transistor Q1 is in a deep on state. Therefore, the transistor Ql
The MQ8 transistor shown in Figure 2 operates similar to the transistor, and a large output current can be obtained.
上記第７図に示したカスコード回路の入出力特性を上記
第３図〜第５図の特性図に実線で示す。ここで、トラン
ジスタＱｓのソース、ダート間！圧Ｖ、 ＝ １．６７
Ｖ 、 ） ？ ンジスタＱ３．Ｑ４のチャネル幅Ｗ
とチャネル長りとの比号４をそれぞれ１０／１０とし、
Ｐチャネル型ＭＯ８）ランジスタノしきい値電圧ｖｔｈ
ｐ ＝−０，９３Ｖ、 Ｎチャネル型ＭＯ８）ランジ
スタのしきい値電圧■ｔｈＮ＝０６７ｖとしている。The input/output characteristics of the cascode circuit shown in FIG. 7 are shown by solid lines in the characteristic diagrams of FIGS. 3 to 5. Here, between the source of transistor Qs and dart! Pressure V, = 1.67
V, )? Injista Q3. Q4 channel width W
Let the ratio of 4 and the channel length be 10/10, respectively.
P-channel type MO8) Transistor threshold voltage vth
p = -0.93V, N-channel type MO8) Threshold voltage of transistor thN = 067V.
なお、この発明は上記実施例に限定され為ものではなく
、種々変形して実施することが可能であシ、例えば、第
６図および第７図の回路においてトランジスタＱ！のパ
ックダートをとのトランジスタＱ１のソースに接続して
も良く、各トランジスタの極性を入れ換えても良い。ま
た、第７図の回路におけるトランジスタＱｓ と電源■
。に換えて他の構成の電流源を用いても良い。Note that the present invention is not limited to the above-mentioned embodiments, and can be implemented with various modifications. For example, in the circuits of FIGS. 6 and 7, the transistor Q! The pack dart of the transistor Q1 may be connected to the source of the transistor Q1 of the transistor Q1 of the transistor Q1 of the transistor Q1 of the transistor Q1 of the transistor Q1 of the transistor Q1. Also, the transistor Qs and the power supply ■ in the circuit of Fig. 7
. Instead, a current source with another configuration may be used.
第８図は、この発明の他の実施例を示すもので、カスコ
ード回路をソース接地増幅器として使用するもので、上
記第７図の回路における出。FIG. 8 shows another embodiment of the present invention, in which a cascode circuit is used as a common source amplifier, and the output of the circuit of FIG. 7 is shown.
力端子ｏｕｔとトランジスタＱ１との間に電流源工を設
けるとともに出力端子ｏｕｔを接地し、電流源工とトラ
ンジスタＱ１との接続点から出力ＶＯｕｔを得る。今、
出力電流工ゎがほぼ１００μＡとすると、出力インピー
ダンスＲ０）２００ＭＱ。A current source is provided between the output terminal OUT and the transistor Q1, and the output terminal OUT is grounded, and an output VOut is obtained from the connection point between the current source and the transistor Q1. now,
If the output current is approximately 100μA, the output impedance R0) is 200MQ.
Ｇｒｒｌ＃３００μＳであるのでダインＧは、Ｇ ＝
Ｒｏ−Ｇｍ：＞６００００（倍）＃ ９６ （ｄＢ）と
なシ非常に高くできる。ちなみに、第１図に示したカス
コード回路をソース接地増幅器として使用した場合は、
ＩＤ＃１ｏｏμＡにおいて出力インピー〆７）’、ｆ？
、’″ｔ１０ ＭＱ 、 Ｇｍ＃３００ μｓであるの
で、ゲインＧ′は、
Ｇ’＝＝ Ｒｏ／ ・Ｇｍ＃３０００ （倍）’； ７
０ ［ｄＢ］となシ、この発明によるカスコード回路を
ソース接地増幅器として使用すれば約２６ ｄＢ以上も
ゲインを向上できる。Since Grrl#300μS, dyne G is G =
Ro-Gm: >60000 (times) #96 (dB), which can be extremely high. By the way, when the cascode circuit shown in Figure 1 is used as a source-grounded amplifier,
Output impedance at ID#1ooμA 7)', f?
, '''t10 MQ, Gm#300 μs, so the gain G' is: G'== Ro/ ・Gm#3000 (times)'; 7
If the cascode circuit according to the present invention is used as a source-grounded amplifier, the gain can be improved by about 26 dB or more.
また、第９図に示すように、入力信号ｖｉｎとして一定
の電圧■、を与えることにより、出力端子ｏｕｔから安
定な電流を取シ出せるので、との回路を定電流源として
使用することも可能である。In addition, as shown in Figure 9, by applying a constant voltage as the input signal vin, a stable current can be drawn from the output terminal out, so the circuit can also be used as a constant current source. It is.
以上説明したようにこの発明によれば、出力インピーダ
ンスが高く、且つ出力電圧の低電圧時にも大きな出力電
流が得られるカスコード回路を提供することができる。As described above, according to the present invention, it is possible to provide a cascode circuit that has high output impedance and can obtain a large output current even when the output voltage is low.
第１図は従来のカスコード回路を示す図、第２図はＭＱ
８ ）ランジスタ構成のソース接地回路を示す図、第３
図〜第５図はそれぞれ上記第１図のカスコード回路およ
びこの発明によるカスコード回路の特性を示す図、第６
図はこの発明の一実施例に係るカスコード回路を示す図
、第７図〜第９図はそれぞれこの発明の他の実施例を示
す回路図である。
Ｑ、−Ｑ、−） ランジスＩ’ ｌ ＶＤＤ Ｉ ”Ｂ
＋ Ｖｇ＋ｖＡ・・・電源、 Ｉｎ・・・入力端子、
ｏｕｔ・・・出力端子。
■Ｉｎ・・・入力信号、ｖｏｕｔ・・・出力信号、１１
・・・オペアンプ。
出願人代理人 弁理士 鈴 江 武 彦第５図
第６図 第７図
第８図 第９図Figure 1 shows a conventional cascode circuit, Figure 2 shows an MQ
8) Diagram showing a common source circuit with transistor configuration, 3rd
6 to 5 are diagrams showing the characteristics of the cascode circuit shown in FIG. 1 and the cascode circuit according to the present invention, respectively.
The figure shows a cascode circuit according to one embodiment of the invention, and FIGS. 7 to 9 are circuit diagrams showing other embodiments of the invention. Q, -Q, -) Rungis I' l VDD I ”B
+Vg+vA...power supply, In...input terminal,
out...output terminal. ■In...input signal, vout...output signal, 11
...Op amp. Applicant's representative Patent attorney Takehiko Suzue Figure 5 Figure 6 Figure 7 Figure 8 Figure 9
Claims (3)
第２のトランジスタと、上記第１．第２のトランジスタ
の接続点の電位を所定の電位と比較しこの比較出力で第
１のトランジスタを導通制御する比較増幅手段とを具備
し、上記第２のトランジスタに入力信号を供給して導通
制御するように構成したととを特徴とするカスコード回
路。(1) The first, which is connected in series between the output terminal and the ground point.
a second transistor; Comparing and amplifying means for comparing the potential at the connection point of the second transistor with a predetermined potential and controlling the conduction of the first transistor using the comparison output, and controlling the conduction by supplying an input signal to the second transistor. A cascode circuit configured to perform and.
とを特徴とする特許請求の範囲第１項記載のカスコード
回路。(2) The cascode circuit according to claim 1, wherein the comparison amplification means comprises a fourth amplifier.
接続される第３．第４のトランジスタから成シ、上記第
４のトランジスタは前記第１．第２のトランジスタの接
続点の電位で導通制御され、上記第３のトランジスタは
所定の電位で導通設定され、上記第３．第４のトランジ
スタの接続点の電位で前記第１のトランジスタを導通制
御するように構成したことを特徴とする特許請求の範囲
第１項記載のカスコード回路。(3) The comparison and amplification means includes a third. The fourth transistor is composed of the first transistor. The conduction is controlled by the potential of the connection point of the second transistor, the third transistor is set to be conductive at a predetermined potential, and the third... 2. The cascode circuit according to claim 1, wherein conduction of the first transistor is controlled by a potential at a connection point of the fourth transistor.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12173382A JPS5912603A (en) | 1982-07-13 | 1982-07-13 | Cascode circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12173382A JPS5912603A (en) | 1982-07-13 | 1982-07-13 | Cascode circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5912603A true JPS5912603A (en) | 1984-01-23 |
Family
ID=14818534
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12173382A Pending JPS5912603A (en) | 1982-07-13 | 1982-07-13 | Cascode circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5912603A (en) |
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