JPS59110172A - プレ−ナ型ダイオ−ドを含む半導体集積回路装置 - Google Patents
プレ−ナ型ダイオ−ドを含む半導体集積回路装置Info
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- JPS59110172A JPS59110172A JP21975782A JP21975782A JPS59110172A JP S59110172 A JPS59110172 A JP S59110172A JP 21975782 A JP21975782 A JP 21975782A JP 21975782 A JP21975782 A JP 21975782A JP S59110172 A JPS59110172 A JP S59110172A
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- JP
- Japan
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- diode
- layer
- integrated circuit
- anode
- buried
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- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 7
- 239000000758 substrate Substances 0.000 claims abstract description 4
- 238000009413 insulation Methods 0.000 abstract description 4
- 238000000034 method Methods 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/861—Diodes
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- Engineering & Computer Science (AREA)
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- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はプレーナ型ダイオードを含む半導体集積回路装
置に係り、特にプレーナ型ダイオードに直列抵抗が挿入
された半導体集積回路装置に関する。
置に係り、特にプレーナ型ダイオードに直列抵抗が挿入
された半導体集積回路装置に関する。
バイポーラ型集積回路において、回路の一部分に浮遊電
位が存在することによシ、種々の回路誤動作が生じ、特
性不良を起こすことがある。かかる浮遊電位を防止する
一方法として集積回路内のトランジスタのベース、コレ
クタ形成プロセスで同時に形成するプレーナ型ダイオー
ド（ＢＣダイオード）と、抵抗との直列接続を電源のよ
うな固定電位に接続する事によシ、電位固定を計ること
がある。これらＢＣダイオードと抵抗を形成する方法と
して、従来は別々の活性領域にそれぞれの素子を形成す
るのが一般的であったが、領域的に不利でありチップ面
積を増大せしめる欠点を有してい穴。
位が存在することによシ、種々の回路誤動作が生じ、特
性不良を起こすことがある。かかる浮遊電位を防止する
一方法として集積回路内のトランジスタのベース、コレ
クタ形成プロセスで同時に形成するプレーナ型ダイオー
ド（ＢＣダイオード）と、抵抗との直列接続を電源のよ
うな固定電位に接続する事によシ、電位固定を計ること
がある。これらＢＣダイオードと抵抗を形成する方法と
して、従来は別々の活性領域にそれぞれの素子を形成す
るのが一般的であったが、領域的に不利でありチップ面
積を増大せしめる欠点を有してい穴。
本発明の目的は、このような従来の不利をなくす為にな
されたものであり、簡素にして小型なる素子構造を新し
く提供することにある。
されたものであり、簡素にして小型なる素子構造を新し
く提供することにある。
本発明の特徴は、一導電型基板に逆導電型領域が設けら
れ、この逆導電型領域内に一導電型領域が設けられて構
成されるプレーナ型ダイオードを含む半導体集積回路装
置において、この−導電型領域が設けられている部分の
逆尋電型領域の深さ、すなわち基板の主表面からこの領
域の底面前での距離が他の部分よシ浅く形成されている
プレーナ型ダイオードを有する半導体集積回路装置にあ
る。
れ、この逆導電型領域内に一導電型領域が設けられて構
成されるプレーナ型ダイオードを含む半導体集積回路装
置において、この−導電型領域が設けられている部分の
逆尋電型領域の深さ、すなわち基板の主表面からこの領
域の底面前での距離が他の部分よシ浅く形成されている
プレーナ型ダイオードを有する半導体集積回路装置にあ
る。
本発明の特徴は、例えばＢＣダイオードの陽極を形成す
るｒベース層の一部直下にＰ埋込絶縁層を有することに
よって達成される。
るｒベース層の一部直下にＰ埋込絶縁層を有することに
よって達成される。
すなわち、直下にＰ埋込絶縁層を有するＰへ一ス層部分
を実効的に直列抵抗として動作させることにより同一活
性領域にＢＣダイオードと直列抵抗とを同時に形成出来
簡素にして小型なる素子構造を得ることが出来る。
を実効的に直列抵抗として動作させることにより同一活
性領域にＢＣダイオードと直列抵抗とを同時に形成出来
簡素にして小型なる素子構造を得ることが出来る。
以下本発明につき図面を用いて説明する。
第１図は従来の一般的な素子形成方法を示す。
１は、ＢＣダイオードの陰極であり２は陽極である。ま
′ｆＣ３は、直列抵抗を示している。この場合各素子は
それぞれ独立した活性領域に形成されるので領域的に不
利である。
′ｆＣ３は、直列抵抗を示している。この場合各素子は
それぞれ独立した活性領域に形成されるので領域的に不
利である。
第２図は本発明実施例の素子構造を示す。第３図は、そ
の断面図を示している。５ばＢＣダイオード陰極を示し
、６はＢＣタイオード陽極と抵抗とを兼ねたＰ層である
。８はＰへ一ス層面下にもうけられたＰ埋込絶縁層であ
り、９はｎ埋込層−である。かかる構造において、ＢＣ
クイオード陽極として有効的に働きうるＰヘース領域は
、直下にｎ＋埋込層を有する部分（第２図斜線部）であ
り、他の直下にＰ埋込絶縁層を有する部分は抵抗分とし
て働く。すなわち、ＢＣダイオード陽極と抵抗とを同−
Ｐ＋ペース層で形成出来、結果としてＢＣダイオードと
直列抵抗とを同一活性領域内に形成出来るから、従来方
式（第１図）に比べ、領域的に有利な素子構造となる。
の断面図を示している。５ばＢＣダイオード陰極を示し
、６はＢＣタイオード陽極と抵抗とを兼ねたＰ層である
。８はＰへ一ス層面下にもうけられたＰ埋込絶縁層であ
り、９はｎ埋込層−である。かかる構造において、ＢＣ
クイオード陽極として有効的に働きうるＰヘース領域は
、直下にｎ＋埋込層を有する部分（第２図斜線部）であ
り、他の直下にＰ埋込絶縁層を有する部分は抵抗分とし
て働く。すなわち、ＢＣダイオード陽極と抵抗とを同−
Ｐ＋ペース層で形成出来、結果としてＢＣダイオードと
直列抵抗とを同一活性領域内に形成出来るから、従来方
式（第１図）に比べ、領域的に有利な素子構造となる。
以上説明したように、本発明によれは、直列抵抗を有す
るＢＣダイオードを形成する場合、同一活性領域内に形
成出来るから、簡素にして小型なる素子構造が実現出来
る。従ってチップ面積の縮小に有利である。
るＢＣダイオードを形成する場合、同一活性領域内に形
成出来るから、簡素にして小型なる素子構造が実現出来
る。従ってチップ面積の縮小に有利である。
第１図は、従来の方式を示し、第２図に本発明の一実施
例を示す。第３図は、第２図の断面積である。 なお図において、１，５・・・・・・ＢＣダイオード陰
＠Ｌｎ、２・・・・・・ＢＣダイオード陽極Ｐ層、３・
・・・・・抵抗Ｐ＋１ヴ−１４，７・・・・・・絶縁、
６・・・・・・Ｐベース層、８・・・・・・Ｐ埋込絶縁
層、９・・・・・・ｎ埋込層、１０・・・・・・配線で
ある。 第ｆ（２）
例を示す。第３図は、第２図の断面積である。 なお図において、１，５・・・・・・ＢＣダイオード陰
＠Ｌｎ、２・・・・・・ＢＣダイオード陽極Ｐ層、３・
・・・・・抵抗Ｐ＋１ヴ−１４，７・・・・・・絶縁、
６・・・・・・Ｐベース層、８・・・・・・Ｐ埋込絶縁
層、９・・・・・・ｎ埋込層、１０・・・・・・配線で
ある。 第ｆ（２）
Claims (1)
- 一４電型基板に逆導電型領域が設けられ、該逆導電型領
域内に一２ム電型領域が設けられて構成されるプレーナ
型ダイオードを合む半導体集積回路装置”において、前
記−導電型領域が設けられている部分の前記逆導電型領
域底面の主表面からの距離は他の部分の前記逆導電型領
域底面の前記主表面からの距離より小さいことを特徴と
するプレーナ型ダイオードを含む半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21975782A JPS59110172A (ja) | 1982-12-15 | 1982-12-15 | プレ−ナ型ダイオ−ドを含む半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21975782A JPS59110172A (ja) | 1982-12-15 | 1982-12-15 | プレ−ナ型ダイオ−ドを含む半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59110172A true JPS59110172A (ja) | 1984-06-26 |
Family
ID=16740517
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21975782A Pending JPS59110172A (ja) | 1982-12-15 | 1982-12-15 | プレ−ナ型ダイオ−ドを含む半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59110172A (ja) |
-
1982
- 1982-12-15 JP JP21975782A patent/JPS59110172A/ja active Pending
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