JPS5871753A - Ｆｆｓｋ変調デ−タ信号受信機 - Google Patents
Ｆｆｓｋ変調デ−タ信号受信機Info
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- JPS5871753A JPS5871753A JP57167766A JP16776682A JPS5871753A JP S5871753 A JPS5871753 A JP S5871753A JP 57167766 A JP57167766 A JP 57167766A JP 16776682 A JP16776682 A JP 16776682A JP S5871753 A JPS5871753 A JP S5871753A
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- modulated data
- divider circuit
- selection device
- data signal
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L27/00—Modulated-carrier systems
- H04L27/10—Frequency-modulated carrier systems, i.e. using frequency-shift keying
- H04L27/14—Demodulator circuits; Receiver circuits
- H04L27/156—Demodulator circuits; Receiver circuits with demodulation using temporal properties of the received signal, e.g. detecting pulse width
- H04L27/1563—Demodulator circuits; Receiver circuits with demodulation using temporal properties of the received signal, e.g. detecting pulse width using transition or level detection
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/04—Speed or phase control by synchronisation signals
-
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- H04L7/04—Speed or phase control by synchronisation signals
- H04L7/08—Speed or phase control by synchronisation signals the synchronisation signals recurring cyclically
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- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
杢発明は、受信したＦＦ５Ｋ （ｆａｓｔ ｆｒｅｑｕ
ｅｎｃｙｓｈｉｆｔ ｋｅｙｉｎｇ ）変調データ信号
からクロック信号を発生するクロック信号再生器および
位相選択装置と、差動データ復調器とを備え、差動デ〜
り、′復調器にクロック信号再生器を接続して、差動デ
ータ復ｉｌｌ器に供給される受信したＦＦ５ＩＣ変調デ
一タ信号からクロック信号再生器の制御の下にデータ信
号を再生するＦＦ５Ｋ変調デ一タ信号受信機に関するも
のである〇 この種の受信機はＲｕｄｉ ａｓ Ｂｕｄａ着の論文″
ｃｏｈｅｒｅｎｔ Ｄｅｍｏｄｕｌａｔｉｏｎ Ｏｆ
Ｆｒｅｑｕｅｎｃｙ Ｓｈｉｆｔｉｃｅｙｉｎｇ ｗｉ
ｔｈ ＬＯＷ Ｄｅｖｉａｔｉｏｎ Ｒａｔｉｏ ”、
ＩＩＣＥＫＴｒａｎ８ａＯｔｉＯｎ８０ｎ ＱＯｍ、
、、 Ｊｕｎｅ ２０ 、 ｌ ９’７２．。
ｅｎｃｙｓｈｉｆｔ ｋｅｙｉｎｇ ）変調データ信号
からクロック信号を発生するクロック信号再生器および
位相選択装置と、差動データ復調器とを備え、差動デ〜
り、′復調器にクロック信号再生器を接続して、差動デ
ータ復ｉｌｌ器に供給される受信したＦＦ５ＩＣ変調デ
一タ信号からクロック信号再生器の制御の下にデータ信
号を再生するＦＦ５Ｋ変調デ一タ信号受信機に関するも
のである〇 この種の受信機はＲｕｄｉ ａｓ Ｂｕｄａ着の論文″
ｃｏｈｅｒｅｎｔ Ｄｅｍｏｄｕｌａｔｉｏｎ Ｏｆ
Ｆｒｅｑｕｅｎｃｙ Ｓｈｉｆｔｉｃｅｙｉｎｇ ｗｉ
ｔｈ ＬＯＷ Ｄｅｖｉａｔｉｏｎ Ｒａｔｉｏ ”、
ＩＩＣＥＫＴｒａｎ８ａＯｔｉＯｎ８０ｎ ＱＯｍ、
、、 Ｊｕｎｅ ２０ 、 ｌ ９’７２．。
第４２９〜４８５頁に記載されている。
この文献に記載された受信機では受信したＦＦ５Ｋ変調
デ一タ信号を二乗した後、この受信ＦＦ５Ｋ変調デ一タ
信号の２つの周波数の一方の周波数の２倍の周波数およ
び他方の周波数の２倍の周波数にそれぞれ同調した２個
の位相同期ループに供給し、これら位相同期ループの出
方信号を減算し−９２で割算することによりクロック信
号を発生させ、かつこれら位相同期ループの出方信号を
加算した除数鳴で割算することにょフクロツク信号に対
する位相基準信号を発生させるようにする０その場合依
然残存Ｔ＋クロック信号の位相不確定は、差動復調の使
用により復調データには影響を及ぼさない。
デ一タ信号を二乗した後、この受信ＦＦ５Ｋ変調デ一タ
信号の２つの周波数の一方の周波数の２倍の周波数およ
び他方の周波数の２倍の周波数にそれぞれ同調した２個
の位相同期ループに供給し、これら位相同期ループの出
方信号を減算し−９２で割算することによりクロック信
号を発生させ、かつこれら位相同期ループの出方信号を
加算した除数鳴で割算することにょフクロツク信号に対
する位相基準信号を発生させるようにする０その場合依
然残存Ｔ＋クロック信号の位相不確定は、差動復調の使
用により復調データには影響を及ぼさない。
かかる受信機はｌ”または１０ ″が連続して発生する
場合再生されたクロック信号の位相確定ｌ。
場合再生されたクロック信号の位相確定ｌ。
度がこの”°１″または“０”の連続発生期間に低減す
るか、または完全に失われることさえあるという欠点を
有している。更に、かかる受信機は多数使用するために
は構造及動作が余りに゛も一雑である。従って車両検出
の分野では極めて多数の受信機の経済的な使用を可能な
らしめるための簡単なＰＩＦ８に変調データ信号受信機
が要求される０゛本発明の目的は、集ＩＩ−路の形態で
容易に製造することができると共に、いわゆるアクィジ
ョン時間が短くかつデータパタニンとは無関係に同期、
が維持される全く新規なＰＦＳＫ変調データ信号受信機
を提供するにある。
るか、または完全に失われることさえあるという欠点を
有している。更に、かかる受信機は多数使用するために
は構造及動作が余りに゛も一雑である。従って車両検出
の分野では極めて多数の受信機の経済的な使用を可能な
らしめるための簡単なＰＩＦ８に変調データ信号受信機
が要求される０゛本発明の目的は、集ＩＩ−路の形態で
容易に製造することができると共に、いわゆるアクィジ
ョン時間が短くかつデータパタニンとは無関係に同期、
が維持される全く新規なＰＦＳＫ変調データ信号受信機
を提供するにある。
この目的のため杢発明の受信機は、受信したＦ］ｒＳＫ
変調データ信号の電文ざ点からクロック信号を発生する
ため電文さ点検出器を備え、位相選択装置を電文ざ点検
出器辷接続し、位相選択装置門、受信ＦＦ５Ｋ信号の２
つの信号周波数のうち低い１Ｍ波数を有する信号の２個
の連続した電文さ点を選択するよう構成配置し、か′つ
位相選択装置をクロック信号再生器に接続してクロック
信号を位相選択装置により選択した電文さ点と同期させ
るよう構成したことを特徴とする。
変調データ信号の電文ざ点からクロック信号を発生する
ため電文さ点検出器を備え、位相選択装置を電文ざ点検
出器辷接続し、位相選択装置門、受信ＦＦ５Ｋ信号の２
つの信号周波数のうち低い１Ｍ波数を有する信号の２個
の連続した電文さ点を選択するよう構成配置し、か′つ
位相選択装置をクロック信号再生器に接続してクロック
信号を位相選択装置により選択した電文さ点と同期させ
るよう構成したことを特徴とする。
この受信機は、時間−域において作動するの去クロック
信号およびデータ信号のアクイジシヨンが払速に行われ
、更に、集積回路の形−での−造が極めて簡単であると
いう利点を有する。
信号およびデータ信号のアクイジシヨンが払速に行われ
、更に、集積回路の形−での−造が極めて簡単であると
いう利点を有する。
図面に叩き本発明を説明する。
第１図に示した本発明受信機の実施例はＦ’ｊ”ＳＫ変
調データ信号を受信する入力端子１ｒｔＷする〇かかる
信号を第２ａ図に示す。特に＄２ａ図は正弦波ＦＦ５Ｋ
−調データ信号を示し、高い周波数を有Ｔる信号８□の
周波数はこのデータ信号のビットレートｌＡに等しく選
定され、低し）周波数を有する信Ｑｓ、の周波数はこの
データ信号のビットレートｌ／１′の半分に慢しく選定
されている０事例ではデータ信号の論理信号値″′０
”は周波数が例えば５０ ｋＨｚの信号Ｂ、にょって示
し、かつ論理信号値″ｌ″は周波数が例えば１００ ｋ
Ｈｚの信号ｓ０によって示し、その場合データ信号のビ
ット周期Ｔは１０２秒である。更に、ＦＦ５Ｋ変調デー
タ信・・・号ハ、信号８□から８．への遷移およびこれ
と逆の遷移がこれら正弦波信号のピークにおいて行われ
るよう形成される。このＦＦ５Ｋ変調デ一タ信号は増Ｉ
Ｍ器２で増幅した後クロック信号再生器８に供給する。
調データ信号を受信する入力端子１ｒｔＷする〇かかる
信号を第２ａ図に示す。特に＄２ａ図は正弦波ＦＦ５Ｋ
−調データ信号を示し、高い周波数を有Ｔる信号８□の
周波数はこのデータ信号のビットレートｌＡに等しく選
定され、低し）周波数を有する信Ｑｓ、の周波数はこの
データ信号のビットレートｌ／１′の半分に慢しく選定
されている０事例ではデータ信号の論理信号値″′０
”は周波数が例えば５０ ｋＨｚの信号Ｂ、にょって示
し、かつ論理信号値″ｌ″は周波数が例えば１００ ｋ
Ｈｚの信号ｓ０によって示し、その場合データ信号のビ
ット周期Ｔは１０２秒である。更に、ＦＦ５Ｋ変調デー
タ信・・・号ハ、信号８□から８．への遷移およびこれ
と逆の遷移がこれら正弦波信号のピークにおいて行われ
るよう形成される。このＦＦ５Ｋ変調デ一タ信号は増Ｉ
Ｍ器２で増幅した後クロック信号再生器８に供給する。
このクロック信号再生器８はパルス列を１供給するパル
、ス発生器５を備え、本例ではパルス発生器の発生する
パルスのパルス繰返し周波数を８．２１［Ｈｚとし、こ
れを第ｇｂｇに示す。パルス発生器５には第１１１ＩＩ
算回路６を接読し、その除数を本例では８とする。従っ
て第１割算回路６の出ヵ・端子には第２ｅ図に示すパル
ス列が発生し、そのパルス繰返し周波数は４００ ｋＨ
ｚである。
、ス発生器５を備え、本例ではパルス発生器の発生する
パルスのパルス繰返し周波数を８．２１［Ｈｚとし、こ
れを第ｇｂｇに示す。パルス発生器５には第１１１ＩＩ
算回路６を接読し、その除数を本例では８とする。従っ
て第１割算回路６の出ヵ・端子には第２ｅ図に示すパル
ス列が発生し、そのパルス繰返し周波数は４００ ｋＨ
ｚである。
第２ａ図から明らかなように、ＦＦ５Ｋ変調デ一タ信号
において生ずる電文さ点は互に少なくとも周期Ｔの肴だ
け推移されている。そこでクロッ、り信号再生器８には
増幅器２の出力端子に接続した電文さ点検出器８を設け
る。電文ざ点検出器８は、ＦＦ５Ｋ変調デ一タ信号にお
ける電文さ点を検出する毎に発生する出力信号を第１割
算回路６のリセット入力端子９に供給して、＄１割算回
路６を零位置にリセットする。
において生ずる電文さ点は互に少なくとも周期Ｔの肴だ
け推移されている。そこでクロッ、り信号再生器８には
増幅器２の出力端子に接続した電文さ点検出器８を設け
る。電文ざ点検出器８は、ＦＦ５Ｋ変調デ一タ信号にお
ける電文さ点を検出する毎に発生する出力信号を第１割
算回路６のリセット入力端子９に供給して、＄１割算回
路６を零位置にリセットする。
第１割算回路６から送出されたパルス列＜ｔｔｇ’ｉｔ
ｅ図）を第２割算回路７に供給し、第２割算回路７の除
数を本例では４として第２ ＷＪ算回路フからパルス繰
返し周波数１００ ｋＨｚの第２ｇ図に示したパルス状
クロック信号を発生させゝる。第ｍ＠算回路７の除数が
４であるから、クロックパルスはＴ／４の整数倍の期間
にわたり同期されることとなる。
ｅ図）を第２割算回路７に供給し、第２割算回路７の除
数を本例では４として第２ ＷＪ算回路フからパルス繰
返し周波数１００ ｋＨｚの第２ｇ図に示したパルス状
クロック信号を発生させゝる。第ｍ＠算回路７の除数が
４であるから、クロックパルスはＴ／４の整数倍の期間
にわたり同期されることとなる。
時間に関するかかる不確定状態を除去するため受信機に
は、最大相互間隔で現われる連続した零・交さ点を選択
する位相選択装置４を設ける。第２ａ図に示したように
、最大相互間隔を有する電文さ点はＦＦ５Ｋ変調デ一タ
信号の低周゛波檜号δ電文ざ点である。
は、最大相互間隔で現われる連続した零・交さ点を選択
する位相選択装置４を設ける。第２ａ図に示したように
、最大相互間隔を有する電文さ点はＦＦ５Ｋ変調デ一タ
信号の低周゛波檜号δ電文ざ点である。
上記゛目的のため位相選択装置４は第８割算回路ｌＯお
よび論理回路１１で構成した窓信号発生器１０．１１を
備える。＄８割算回路１Ｇの入力端子１０−１は第１割
算回路６の出力端子に接続するう第８割算回路１０．の
りセット入力端子１０−２は電文さ点検出器８の出力端
子に接続するので、第８割算回路ＩＯはＦＦ５Ｋ変調デ
一タ信号における各電文さ点によってリセットされる。
よび論理回路１１で構成した窓信号発生器１０．１１を
備える。＄８割算回路１Ｇの入力端子１０−１は第１割
算回路６の出力端子に接続するう第８割算回路１０．の
りセット入力端子１０−２は電文さ点検出器８の出力端
子に接続するので、第８割算回路ＩＯはＦＦ５Ｋ変調デ
一タ信号における各電文さ点によってリセットされる。
第１割算回路６によって供給された４ ００ ｋＨ２の
第１パルス列から第８割算回路１０において除’＆＠
＃ ４および８で割算することによりそれ〉れ第２ｆ図
、第２ｇ図および第２ｈ図に示した２００ｋＨｚ％１０
０ｋＨｚおよび５ Ｇ−ｋＨｚのパルス列を導出し、こ
れらパルス列はそれぞれ導体１８．１４およ′び１５を
介して論理回路１１に供給する。亥・た論理回路１１に
は導体１７８よび１６を介してパルス発生器５の８．２
ＭＨｚのパルス信）およびこれを第１割算回路６で割算
して得た４ ００ ｋＨｚパルス信号をそれぞれ供給Ｔ
る。論理回路１１はこれらの信号から第２１図トポした
窓信号Ｗを送、出する。この窓信号はｅ−ｆ−ｇ＋ｅ−
ｆ−ｇに等しく、ココでｅ ＊ ｆ ＊ ｇおよび６．
ｆ、’ｇは第２ｅ図、第２ｆ図および第２ｇ図に示した
信号およびその否定信号をそれぞれ表わす。この窓信号
ＷはＡＮＤゲー）１２の一万の入力端子に供給し、ムＮ
Ｄゲー）１ｇの池万入力端子は電文さ点検出器８の出力
端子に接続する。従ってムＨＤゲー）１２は、ＦＦ５Ｋ
変調デ一タ信号において生ずる電文ざ点の検出出力のう
ち、ＦＦ５Ｘ変調デ一タ信号の２つの周波数の信号のう
ち低周波信号の電文さ点の間隔にほぼ等しい間隔に位置
する電文さ点の検出出力だけ転送する。これが第２ｊ［
に示した同期信号である。上記２つの周波数信号のうち
高周波信号により適正な動作を擾乱することのない最大
ジッタを可能ならしめるため窓信号の最適の幅は＃！２
ａ図に示したビット周期Ｔの１／４に等しくする。ＡＮ
Ｄ。
第１パルス列から第８割算回路１０において除’＆＠
＃ ４および８で割算することによりそれ〉れ第２ｆ図
、第２ｇ図および第２ｈ図に示した２００ｋＨｚ％１０
０ｋＨｚおよび５ Ｇ−ｋＨｚのパルス列を導出し、こ
れらパルス列はそれぞれ導体１８．１４およ′び１５を
介して論理回路１１に供給する。亥・た論理回路１１に
は導体１７８よび１６を介してパルス発生器５の８．２
ＭＨｚのパルス信）およびこれを第１割算回路６で割算
して得た４ ００ ｋＨｚパルス信号をそれぞれ供給Ｔ
る。論理回路１１はこれらの信号から第２１図トポした
窓信号Ｗを送、出する。この窓信号はｅ−ｆ−ｇ＋ｅ−
ｆ−ｇに等しく、ココでｅ ＊ ｆ ＊ ｇおよび６．
ｆ、’ｇは第２ｅ図、第２ｆ図および第２ｇ図に示した
信号およびその否定信号をそれぞれ表わす。この窓信号
ＷはＡＮＤゲー）１２の一万の入力端子に供給し、ムＮ
Ｄゲー）１ｇの池万入力端子は電文さ点検出器８の出力
端子に接続する。従ってムＨＤゲー）１２は、ＦＦ５Ｋ
変調デ一タ信号において生ずる電文ざ点の検出出力のう
ち、ＦＦ５Ｘ変調デ一タ信号の２つの周波数の信号のう
ち低周波信号の電文さ点の間隔にほぼ等しい間隔に位置
する電文さ点の検出出力だけ転送する。これが第２ｊ［
に示した同期信号である。上記２つの周波数信号のうち
高周波信号により適正な動作を擾乱することのない最大
ジッタを可能ならしめるため窓信号の最適の幅は＃！２
ａ図に示したビット周期Ｔの１／４に等しくする。ＡＮ
Ｄ。
ゲー）１２から送出された同期信号（第２ｊ図）は第２
割算回路７のリセット入力端子１Ｂに供給し・第２割算
回路“はこの同期信！の制御の下に第２ｈ図に示したク
リック信号を同期化する。
割算回路７のリセット入力端子１Ｂに供給し・第２割算
回路“はこの同期信！の制御の下に第２ｈ図に示したク
リック信号を同期化する。
従ってクロック１−号が一旦正しい位相で再生された場
合、この正しし）位相におけるクロック信号再生が維持
される。従ってこの受信機はメツセージの前に同期信号
を送信する伝送システムで使用するのに好適であり、メ
ツセージの肌に同期信号・を送信７するには例えばＦＦ
５Ｋ変調デ一タ信号における低周波信号の少なくとも２
ビツトをメツセージに先行させるようにし、かかる低周
波信号は事例では論理信号値“θ″を有する信号である
。この同期信号は各メツセージ列において繰返されない
１１様で再生クロック信号を正しい位相に調整するよう
作用する。
合、この正しし）位相におけるクロック信号再生が維持
される。従ってこの受信機はメツセージの前に同期信号
を送信する伝送システムで使用するのに好適であり、メ
ツセージの肌に同期信号・を送信７するには例えばＦＦ
５Ｋ変調デ一タ信号における低周波信号の少なくとも２
ビツトをメツセージに先行させるようにし、かかる低周
波信号は事例では論理信号値“θ″を有する信号である
。この同期信号は各メツセージ列において繰返されない
１１様で再生クロック信号を正しい位相に調整するよう
作用する。
更に、受信機は遅延素子１９と、増幅６２によッテ増幅
した’ＦＦ５Ｋ変調デーダ信号を直接供給される復調器
２０とを備える。更に、４１．１１図に示したクロック
信号の信号遷移に対しビット周期Ｔの１４だけ推移した
パルスから収るパルス列の形態のサンプリング信号を第
２割算回路７から図示しないＩｌｌで導出し、このサン
プリング信号を第２に図に示す。
した’ＦＦ５Ｋ変調デーダ信号を直接供給される復調器
２０とを備える。更に、４１．１１図に示したクロック
信号の信号遷移に対しビット周期Ｔの１４だけ推移した
パルスから収るパルス列の形態のサンプリング信号を第
２割算回路７から図示しないＩｌｌで導出し、このサン
プリング信号を第２に図に示す。
このサンプリング信号は遅延素子１９の制裸入力端子お
よび復調器２０に供給する。このサンプリング信号の制
御の下に、受信した各ＦＦ５Ｋ変調デ一タ信号を遅延素
子１９において１ピツト１に期Ｔだけ遅延した後復調器
２０へ供給する。サンプリング信号の制御の下に復ｍ器
２０により、各サンプリングパルスの発生時に、増幅器
２から直接供給されたＦＦ５Ｋ変調デ一タ信号と、１ビ
ット周期Ｔだけ遅延されたｙｙｓｘ変調データ信号が比
較される。
よび復調器２０に供給する。このサンプリング信号の制
御の下に、受信した各ＦＦ５Ｋ変調デ一タ信号を遅延素
子１９において１ピツト１に期Ｔだけ遅延した後復調器
２０へ供給する。サンプリング信号の制御の下に復ｍ器
２０により、各サンプリングパルスの発生時に、増幅器
２から直接供給されたＦＦ５Ｋ変調デ一タ信号と、１ビ
ット周期Ｔだけ遅延されたｙｙｓｘ変調データ信号が比
較される。
、＠２ａ図から明らかなように、信号Ｂ□の受信に際し
て−はＦＦ５Ｋ変調デニタ信号の振幅および位相は１ビ
ット周期Ｔ後も変化せず、亭例では信号８□はｌ１１理
信号値゛１″を有するデータ信号として識別される。信
号Ｓ、の受信に際してもＦＦ５Ｋ変調デ一タ信号の振幅
は同じであるが位相が１ビット周期Ｔ後に１８０°推移
され、信号８．は論理信号値″θ″を有するデータ信号
として識別される。このようにして得た復調データ信号
は出力端子２２から送出される。− なお窓信号発生器１０．１１によっても受信信号の信傾
度を示す品位信号を発生させることができる。
て−はＦＦ５Ｋ変調デニタ信号の振幅および位相は１ビ
ット周期Ｔ後も変化せず、亭例では信号８□はｌ１１理
信号値゛１″を有するデータ信号として識別される。信
号Ｓ、の受信に際してもＦＦ５Ｋ変調デ一タ信号の振幅
は同じであるが位相が１ビット周期Ｔ後に１８０°推移
され、信号８．は論理信号値″θ″を有するデータ信号
として識別される。このようにして得た復調データ信号
は出力端子２２から送出される。− なお窓信号発生器１０．１１によっても受信信号の信傾
度を示す品位信号を発生させることができる。
この目的のため第２ａ図に注目すると、１ビット周期Ｔ
の騎を超える電文ざ点または１ビット周期Ｔの騎より短
い電文さ点を有する受信信号は信頼できない信号である
ことがわかる。そこで論理回路１１に、第２ｂ〜２ｈ図
に示した信号から、窓信号Ｗを導出した態様に対応する
Ｓ様で品位信号を導出する他の論理回路を設けるように
することができる。
の騎を超える電文ざ点または１ビット周期Ｔの騎より短
い電文さ点を有する受信信号は信頼できない信号である
ことがわかる。そこで論理回路１１に、第２ｂ〜２ｈ図
に示した信号から、窓信号Ｗを導出した態様に対応する
Ｓ様で品位信号を導出する他の論理回路を設けるように
することができる。
この′ようにして得た品位信号は出力端子２８からｌ出
することができ、この品位信号により復調データ信号を
許容できるか否かを決定する。
することができ、この品位信号により復調データ信号を
許容できるか否かを決定する。
第１図は本発明受信機の実施例を示すプルツク図、
第２図は第１図の作動説明図である。
ｌ・・・入力端子 ２・・・増幅器８・・・ク
ロック信号再生＃ ４・・・位相選択装置５・・・パル
ス発生＃ ６・・・第１割算回路７・・・第２割算
回路 ８・・・電文さ点検出器１０・・・第８割算
回路 １１・・・論理回路１９・・・遅延素子
２０・・・差動復ｉｌｌ器２２．２８・・・出力端子
。
ロック信号再生＃ ４・・・位相選択装置５・・・パル
ス発生＃ ６・・・第１割算回路７・・・第２割算
回路 ８・・・電文さ点検出器１０・・・第８割算
回路 １１・・・論理回路１９・・・遅延素子
２０・・・差動復ｉｌｌ器２２．２８・・・出力端子
。
Claims (1)
- 【特許請求の範囲】 Ｌ 受信したＦＦ５Ｋ変調デ一タ信号からクロック信号
を発生するクロック信号再生器およｑ位相選択装置と、
差動データ復調器とを備え、差動データ復＃器にクロッ
ク信号再生器を接続して、差動データ僕ｍＷに供給され
る受信した］ＦＦ８に変調データ（１号からクロック信
号再生器の制御の下にデータ信号を再生するＦＦ５Ｋ変
調デ一タ信号受信機において、受信したＦＦ５Ｋ ｆ調
データ（ｉ１号の４交さ点からクロック信号を発生する
ため４交さ点検出器を備え、位相選択装置を４交ざ点検
出器に接続し、位相選択装置を、受信ｌＦＦ５Ｋ ｆｉ
号の２つの信号周波数のうち低い周波数を有する信号の
２個の連続した４交さ点を選択するよう構成配置し、か
つ位相選択装置をクロック（ｉ１号再生器に接続してク
ロック信号を位相選択装置により選択した４交さ点と同
期させるよう構成したこ□ とを−徽とする１１１８に
変調データ信号受信機。 息 位相選択装置が４交さ点検出器およびクリック信号
再生器に接続した窓信号発生器を備え、受信した］ＦＦ
８に変調データ信号の低い周波数の信号の零、交さ点だ
けが窓信号内に配置されるようにし、窓信号発生器およ
び４交さ点検！Ｂ器をムＭＤゲートを介してクロック信
４！−生器に接続する特許請求の範囲第１項記載ゐ受信
機。 龜 クロック信５号再生器がパルス発生器と、リセット
入力端子を有しかつパルス発生器に接 。 続した第１割算回路と、第１割算回路に接続されかつリ
セット入力端子を有する第２割算回路とを備え、４交ざ
点検出器を第１割算回路のりセット入力端子に接続して
第１ＩＩＩＩ′ＪｌｔｇＩ・路を、受信したＦＦ８］Ｃ
変調デ一タ信号の検出した各４交さ点と同期させ、窓信
号発生器を第１割算回路に接続し、ムＭＤゲートを第８
割算回路のリセット入力端子に接続する特許請求の範囲
第ｇａ記載の受信機。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US8104441 | 1981-09-29 | ||
| NL8104441A NL8104441A (nl) | 1981-09-29 | 1981-09-29 | Een ontvanger voor ffsk gemoduleerde datasignalen. |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5871753A true JPS5871753A (ja) | 1983-04-28 |
| JPH027544B2 JPH027544B2 (ja) | 1990-02-19 |
Family
ID=19838130
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57167766A Granted JPS5871753A (ja) | 1981-09-29 | 1982-09-28 | Ｆｆｓｋ変調デ−タ信号受信機 |
Country Status (8)
| Country | Link |
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| US (1) | US4561098A (ja) |
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| JP (1) | JPS5871753A (ja) |
| AU (1) | AU554306B2 (ja) |
| BR (1) | BR8205628A (ja) |
| CA (1) | CA1194132A (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| DE3120761C2 (de) * | 1981-05-25 | 1986-02-13 | Siemens AG, 1000 Berlin und 8000 München | Schaltung zum schnellen Erkennen von FSK-Signalen in einem Funkkanal |
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- 1982-09-28 JP JP57167766A patent/JPS5871753A/ja active Granted
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01500954A (ja) * | 1986-08-22 | 1989-03-30 | トランスコム・オーストラリア・リミテッド | モデムおよびデータ通信システム |
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