JPS5866350A - 半導体素子の製造方法 - Google Patents
半導体素子の製造方法Info
- Publication number
- JPS5866350A JPS5866350A JP16524681A JP16524681A JPS5866350A JP S5866350 A JPS5866350 A JP S5866350A JP 16524681 A JP16524681 A JP 16524681A JP 16524681 A JP16524681 A JP 16524681A JP S5866350 A JPS5866350 A JP S5866350A
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- JP
- Japan
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- layer
- film
- pattern
- polysilicon
- cavity
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- Pending
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
- H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
- H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は半導体素子の製造方法に係り、特に半導体素
子における微細パターンの形成方法に関するものでるる
。
子における微細パターンの形成方法に関するものでるる
。
半導体素子では、回路構成上の必要から高抵抗の回路要
素を作り込まねばならないことがしばしばある。そして
、このような場合、微細幅のパターンの抵疏層を形成し
てその目的を達している。
素を作り込まねばならないことがしばしばある。そして
、このような場合、微細幅のパターンの抵疏層を形成し
てその目的を達している。
第１図Ａ −ＣＩｄ従来の微細パターンの形成方法を説
明するためのその主要段階における状態を示す断面図で
、まず、第１図ＡＫ示すように、半導体基板（１）の上
に酸化膜（２）を形成し、その上に化学的気相成長法（
ＣＶＤ法）でポリシリコン層（３）を形成し、更にその
上にホトレジスト層（４）を塗布形成する０次に、この
ホトレジスト層（４）に通常の写真露光技術によって部
分的に露光、現像処理を施してｊ１１図Ｂに示すように
適当なレジストパターン（４ａ）を形成する。次に、こ
のレジストパターン（４ａ）をマスクとしてポリシリコ
ン層（３）にプラズマエツチングまたは化学エツチング
を施せば第１図Ｃに示すような微細なポリシリコンパタ
ーン（３ａ）が形成され、レジストパターン（４ａ）を
除去すれば６１１図りに示すように微細なポリシリコン
パターン（３ａ）が残シ、高抵抗層として使用すること
ができる。
明するためのその主要段階における状態を示す断面図で
、まず、第１図ＡＫ示すように、半導体基板（１）の上
に酸化膜（２）を形成し、その上に化学的気相成長法（
ＣＶＤ法）でポリシリコン層（３）を形成し、更にその
上にホトレジスト層（４）を塗布形成する０次に、この
ホトレジスト層（４）に通常の写真露光技術によって部
分的に露光、現像処理を施してｊ１１図Ｂに示すように
適当なレジストパターン（４ａ）を形成する。次に、こ
のレジストパターン（４ａ）をマスクとしてポリシリコ
ン層（３）にプラズマエツチングまたは化学エツチング
を施せば第１図Ｃに示すような微細なポリシリコンパタ
ーン（３ａ）が形成され、レジストパターン（４ａ）を
除去すれば６１１図りに示すように微細なポリシリコン
パターン（３ａ）が残シ、高抵抗層として使用すること
ができる。
ところが、上記従来の方法では、高抵抗層を得るために
幅の小さいポリシリコンパターン（３ａ）を得るために
は、きわめて細いレジストパターン（４ａ）を作る必要
があるが、これに光学的限界があるので、ポリシリコン
パターン（３ａ）は実用上、暢１ミクロン程度が限界で
あるという欠点があった。
幅の小さいポリシリコンパターン（３ａ）を得るために
は、きわめて細いレジストパターン（４ａ）を作る必要
があるが、これに光学的限界があるので、ポリシリコン
パターン（３ａ）は実用上、暢１ミクロン程度が限界で
あるという欠点があった。
この発明は絶縁層上に所定パターンに形成され、この絶
縁層とエツチング液の異る物質からなる層をマスクとし
て上記絶縁層をエツチングして得られる上記マスク層の
端部の下の小空洞を利用してこの小空洞内に、所喪層を
形成するようにすることによって、簡単に、かつ高い制
御性で微細幅のパターンを形成する方法を提供すること
を目的としている。
縁層とエツチング液の異る物質からなる層をマスクとし
て上記絶縁層をエツチングして得られる上記マスク層の
端部の下の小空洞を利用してこの小空洞内に、所喪層を
形成するようにすることによって、簡単に、かつ高い制
御性で微細幅のパターンを形成する方法を提供すること
を目的としている。
第２図Ａ −Ｅはこの発明の一実施例を説明するために
その主要段階における状態を示す断面図で、第２図Ａに
示すように従来と同様、半導体基板（１）の上に酸化膜
（２）、第１のポリシリコン層（５）およびホトレジス
）［（４）を順次形成したものを用い、通常の写真−側
法によって第２図Ｂに示すように第１のポリシリコン層
（５）を蝕刻して第１のポリシリコンパターン（５ａ）
を形成し、史に、この第１のポリシリコンパターン（５
ａ）をマスクとして、フン化水素酸の水浴液またはこれ
とフッ化アンモニウムとの混合液中で酸化膜（２）をエ
ツチングすることによって、＃１１のポリシリコンパタ
ーン（５ａ）の端部をひさし状に残して、その下部に空
洞部（６）を生せしめる。つづいて、これを酸化炉中に
入れて酸化すると、第２図Ｃに示すように、第１のポリ
シリコンパターン（５ａ）の表面がシリコン酸化膜（７
）でおおわれる。その後に、この表面全面に減圧ＣＶＤ
法によって第２のポリシリコン層（３）を形成する。
その主要段階における状態を示す断面図で、第２図Ａに
示すように従来と同様、半導体基板（１）の上に酸化膜
（２）、第１のポリシリコン層（５）およびホトレジス
）［（４）を順次形成したものを用い、通常の写真−側
法によって第２図Ｂに示すように第１のポリシリコン層
（５）を蝕刻して第１のポリシリコンパターン（５ａ）
を形成し、史に、この第１のポリシリコンパターン（５
ａ）をマスクとして、フン化水素酸の水浴液またはこれ
とフッ化アンモニウムとの混合液中で酸化膜（２）をエ
ツチングすることによって、＃１１のポリシリコンパタ
ーン（５ａ）の端部をひさし状に残して、その下部に空
洞部（６）を生せしめる。つづいて、これを酸化炉中に
入れて酸化すると、第２図Ｃに示すように、第１のポリ
シリコンパターン（５ａ）の表面がシリコン酸化膜（７
）でおおわれる。その後に、この表面全面に減圧ＣＶＤ
法によって第２のポリシリコン層（３）を形成する。
減圧ＣＶＤ法では気体分子の平均自由行程・が長いので
、第２図りに示すように空洞部（６）も埋めて第２のポ
リシリコン層（８）が出来上る。その上で、この第２の
ポリシリコン層（８）をエツチングして、その生成膜厚
に湘当する分だけ除去すると、上記空洞部（６）を埋め
た部分だけが残り、第２図Ｅに示すように微細なポリシ
リコンパターン（８ａ）が得られる０ なお、図示は省略したが第２図りから第２図Ｅに至る段
階で、写真製版技術を用いて、適当な形。
、第２図りに示すように空洞部（６）も埋めて第２のポ
リシリコン層（８）が出来上る。その上で、この第２の
ポリシリコン層（８）をエツチングして、その生成膜厚
に湘当する分だけ除去すると、上記空洞部（６）を埋め
た部分だけが残り、第２図Ｅに示すように微細なポリシ
リコンパターン（８ａ）が得られる０ なお、図示は省略したが第２図りから第２図Ｅに至る段
階で、写真製版技術を用いて、適当な形。
でポリシリコンパターン（８ａ）からなる高抵抗層につ
ながるように第２のポリシリコン層（８）をノくターニ
ングして残すことは容易であるので、この高抵抗層を回
路構成要素として用いることができる。
ながるように第２のポリシリコン層（８）をノくターニ
ングして残すことは容易であるので、この高抵抗層を回
路構成要素として用いることができる。
そして、ポリシリコンパターン（８ａ）の形状は主とし
て第２図Ｂの段階での酸化膜（２）の全面エツチングと
いう制御の容易な工程で決められるので、かなシ自由に
制御され０．２ミクロン幅程度の微細ノ（ターンも容易
に得ることができる。
て第２図Ｂの段階での酸化膜（２）の全面エツチングと
いう制御の容易な工程で決められるので、かなシ自由に
制御され０．２ミクロン幅程度の微細ノ（ターンも容易
に得ることができる。
また、上記実施例では、高抵抗層を得るための材料とし
てポリシリコンを用いたが、ＣＶＤ法で形成した、モリ
ブデンシリサイド（Ｍｏ８１２） ｅタングステンシリ
サイド（ｗｓ１２）などの金属シリブイドを用いてもよ
い。また、上記実施例における第１のポリシリコン層（
５）の代りにシリコン窒化膜層。
てポリシリコンを用いたが、ＣＶＤ法で形成した、モリ
ブデンシリサイド（Ｍｏ８１２） ｅタングステンシリ
サイド（ｗｓ１２）などの金属シリブイドを用いてもよ
い。また、上記実施例における第１のポリシリコン層（
５）の代りにシリコン窒化膜層。
酸化アルミニウム層などを用いてもよく、景するに次に
述べる絶縁膜とエツチング液が実質的に異るものであれ
ばよい。そして、上に挙げたように絶縁材の揚台には実
施例における第１のポリシリコンパターン（５ａ）の素
面を酸化させる工程は不用となる。なお、上記実施例で
用いた酸化膜（２）は要するに絶縁膜であれはよい。
述べる絶縁膜とエツチング液が実質的に異るものであれ
ばよい。そして、上に挙げたように絶縁材の揚台には実
施例における第１のポリシリコンパターン（５ａ）の素
面を酸化させる工程は不用となる。なお、上記実施例で
用いた酸化膜（２）は要するに絶縁膜であれはよい。
以上詳述したように、この発明の方法では半導体基板上
に形成した絶縁材からなる第１層の上に、この第１層と
エツチング液を実質的に異にする材料からなる第２層を
所望パターンに形成し、この第２層をマスクとして上記
第１層をエツチングしたときに上記第２層の端縁下部に
生じる小空洞を利用して、この小空洞内に所望材料から
なる鳩を形成するようにしたので極めて微細な−のパタ
ーンを容易に形成することができる。
に形成した絶縁材からなる第１層の上に、この第１層と
エツチング液を実質的に異にする材料からなる第２層を
所望パターンに形成し、この第２層をマスクとして上記
第１層をエツチングしたときに上記第２層の端縁下部に
生じる小空洞を利用して、この小空洞内に所望材料から
なる鳩を形成するようにしたので極めて微細な−のパタ
ーンを容易に形成することができる。
第１図Ａ −Ｄは従来の方法を説明するためのその主要
段階での状態を示す断面図、第２図Ａ −Ｆｉはこの発
明の一実施例を説明するためのその主要段階での状態を
示す断面図である。 図において、（１）は半導体基板、（２）は酸化膜（第
１層”） 、（５） Ｆｉ第１のポリシリコン層（第２
層）、（５ａ）は第１のポリシリコンパターン、（６）
は小空洞部、（８）は第２のポリシリコン層（第３層Ｌ
（８ａ）は微細パターンでるる〇 なお、図中同一符号は同一または相当部分を示す０ 代理人 葛野信−（外１名） 第１図
段階での状態を示す断面図、第２図Ａ −Ｆｉはこの発
明の一実施例を説明するためのその主要段階での状態を
示す断面図である。 図において、（１）は半導体基板、（２）は酸化膜（第
１層”） 、（５） Ｆｉ第１のポリシリコン層（第２
層）、（５ａ）は第１のポリシリコンパターン、（６）
は小空洞部、（８）は第２のポリシリコン層（第３層Ｌ
（８ａ）は微細パターンでるる〇 なお、図中同一符号は同一または相当部分を示す０ 代理人 葛野信−（外１名） 第１図
Claims (3)
- （１）半導体基板上に絶縁材からなる第１層を形成する
工程、上記第１層の上に上記第１層とエツチング液を実
質的に異にする材料からなる第２層を所望パターンに形
成する工程、上記第２層をマスクとして上記第１層の上
面穴エツチングして上記第２層の端縁下部に小空洞部を
生せしめる工程、上記小空洞部内を含めて上記第１層お
よび上記第２層の無用上面上に所望材料からなる第３層
を被着させる工程、および上記第・３層の上記小空洞部
内の部分と必要に応じてその他の一部分を残して上記第
３層をエツチング除去して微細パターンとする工程を備
えたことを特徴とする半導体素子の製造方法。 - （２）第３＃Ｉはポリシリコンからなシ化学的気相成長
法で形成することを特徴とする特許請求の範囲第１項記
載の半導体素子の製造方法。 - （３）第３層を金属シリサイドで形成することを特徴と
する特許請求の範囲第１項記載の半導体素子の製造方法
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16524681A JPS5866350A (ja) | 1981-10-14 | 1981-10-14 | 半導体素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16524681A JPS5866350A (ja) | 1981-10-14 | 1981-10-14 | 半導体素子の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5866350A true JPS5866350A (ja) | 1983-04-20 |
Family
ID=15808648
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16524681A Pending JPS5866350A (ja) | 1981-10-14 | 1981-10-14 | 半導体素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5866350A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54158655A (en) * | 1978-04-28 | 1979-12-14 | Ates Componenti Elettron | Method of producing resistance element |
-
1981
- 1981-10-14 JP JP16524681A patent/JPS5866350A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54158655A (en) * | 1978-04-28 | 1979-12-14 | Ates Componenti Elettron | Method of producing resistance element |
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