JPS5853078A - 多重仮想記憶方式の情報処理装置 - Google Patents
多重仮想記憶方式の情報処理装置Info
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- JPS5853078A JPS5853078A JP56151252A JP15125281A JPS5853078A JP S5853078 A JPS5853078 A JP S5853078A JP 56151252 A JP56151252 A JP 56151252A JP 15125281 A JP15125281 A JP 15125281A JP S5853078 A JPS5853078 A JP S5853078A
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- JP
- Japan
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- stack
- stp
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/10—Address translation
- G06F12/1027—Address translation using associative or pseudo-associative address translation means, e.g. translation look-aside buffer [TLB]
- G06F12/1036—Address translation using associative or pseudo-associative address translation means, e.g. translation look-aside buffer [TLB] for multiple virtual address spaces, e.g. segmentation
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- Engineering & Computer Science (AREA)
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- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は多重仮想記憶方式を採用した情報処理装置に関
するものである。
するものである。
多重仮想記憶方式を採用した情報処理装置においては、
プログラムが指定した命令やオペランドアドレスを論理
アドレスとみなし、該論理アドレスを予じめ用意された
アドレス変換テーブルを用いて実アドレスに変換し、該
実アドレスで主記憶をアクセスするＯこの場合、処理装
置から与えられる論理アドレスを、その都度変換テーブ
ルを用いて実アドレスに変換したのでは主記憶装置への
アクセスが遅くなるので、しばしば使用される論理アド
レスと実アドレスの対を格納するアドレス変換バッファ
（以下ＴＴＢと称す）を設けるのが普通である。又、多
くのプログラムが同時動作する多重仮想空間において、
仮想空間が変化するごとに該仮想空間に対応する論理ア
ドレスと実アドレスの対を入れ換えていたのではＴＴＢ
の使用効率が下がるので、変換テーブルの先頭アドレス
であるテーブルポインタ語（以下ＳＴＰと称す）をスタ
ックしておき、論理アドレスと実アドレスの対応のほか
に、その論理アドレスの存在する仮想空間の識別子をス
タック番号に対応させ、ＴＴＢが複数空間の論理アドレ
スと実アドレス対を同時に保持することを可能にしたＳ
ＴＰスタック方式が普通用いられる。つまり、仮想空間
が入れ換わり使用中のＳＴＰに対応するアドレス変換情
報が不必要となった場合は、８ＴＰスタツクをサーチし
て該８ＴＰを探し出し、そのＳＴＰに対応するＴＴＢ内
情種情報効化（パージ）する。
プログラムが指定した命令やオペランドアドレスを論理
アドレスとみなし、該論理アドレスを予じめ用意された
アドレス変換テーブルを用いて実アドレスに変換し、該
実アドレスで主記憶をアクセスするＯこの場合、処理装
置から与えられる論理アドレスを、その都度変換テーブ
ルを用いて実アドレスに変換したのでは主記憶装置への
アクセスが遅くなるので、しばしば使用される論理アド
レスと実アドレスの対を格納するアドレス変換バッファ
（以下ＴＴＢと称す）を設けるのが普通である。又、多
くのプログラムが同時動作する多重仮想空間において、
仮想空間が変化するごとに該仮想空間に対応する論理ア
ドレスと実アドレスの対を入れ換えていたのではＴＴＢ
の使用効率が下がるので、変換テーブルの先頭アドレス
であるテーブルポインタ語（以下ＳＴＰと称す）をスタ
ックしておき、論理アドレスと実アドレスの対応のほか
に、その論理アドレスの存在する仮想空間の識別子をス
タック番号に対応させ、ＴＴＢが複数空間の論理アドレ
スと実アドレス対を同時に保持することを可能にしたＳ
ＴＰスタック方式が普通用いられる。つまり、仮想空間
が入れ換わり使用中のＳＴＰに対応するアドレス変換情
報が不必要となった場合は、８ＴＰスタツクをサーチし
て該８ＴＰを探し出し、そのＳＴＰに対応するＴＴＢ内
情種情報効化（パージ）する。
又、新しい８ＴＰをＳＴＰスタックに登録する場合は、
該８ＴＰが既にＳＴＰスタック内に登録されているかど
うかＳＴＰスタックをサーチすることにより調べ、もし
登録済の場合は新たに登録しないで登録済のＳＴＰを使
用するし、又登録されていない場合は、周知のファース
ト・イン・ファースト・アウト（以下ＦＩＦＯと称す）
アルゴリズムやり゛−ストリーセントリーユース（以下
ＬＲＵと称す）アルゴリズム等により新たにスタックに
登録する。新たにＳＴＰを８ＴＰスタツクに登録する場
合には、登録のために指定されたＳＴＰスタックのエン
） ＩＪ−が未使用状態であった場合は、該エントリー
に新しい８ＴＰを登録するだけであるが、登録のために
指定されたＳＴＰスタ゛ンクのエントリーに他の８ＴＰ
が既に登録されている場合には、該エントリーに登録さ
れていた古い８’Ｌ”Ｐに対応するＴＴＢ内情種情報効
化したのちに、新しい８ＴＰを該エントリーに登録する
。
該８ＴＰが既にＳＴＰスタック内に登録されているかど
うかＳＴＰスタックをサーチすることにより調べ、もし
登録済の場合は新たに登録しないで登録済のＳＴＰを使
用するし、又登録されていない場合は、周知のファース
ト・イン・ファースト・アウト（以下ＦＩＦＯと称す）
アルゴリズムやり゛−ストリーセントリーユース（以下
ＬＲＵと称す）アルゴリズム等により新たにスタックに
登録する。新たにＳＴＰを８ＴＰスタツクに登録する場
合には、登録のために指定されたＳＴＰスタックのエン
） ＩＪ−が未使用状態であった場合は、該エントリー
に新しい８ＴＰを登録するだけであるが、登録のために
指定されたＳＴＰスタ゛ンクのエントリーに他の８ＴＰ
が既に登録されている場合には、該エントリーに登録さ
れていた古い８’Ｌ”Ｐに対応するＴＴＢ内情種情報効
化したのちに、新しい８ＴＰを該エントリーに登録する
。
ＳＴＰスタックに登録されている８ＴＰの有効性を考慮
すると、例えばある仮想空間で動作していたプログラム
が不必要となり、その仮想空間を示すＳＴＰに対応する
ＴＴＢ内情種情報効化する。このＴＴＢ内情種情報効化
することにより、８ＴＰスタツク内の該８ＴＰは対応す
るＴＴＢ内情種情報くなるために無効となる。又、ある
仮口空間で動作しているプログラムの論理アドレスと実
アドレスの対をＴＴＢに登録する場合に、登録のために
指定されたＴＴＢのエントリーの他に、仮想空間で用い
られている論理アドレスと実アドレスの対が登録されて
いた場合には、ＴＴＢ内で仮想アドレスと実アドレスの
対の入れ換えが行なわれる。この入れ換え動作によりＴ
ＴＢから追い出されたアドレス変換情報を用いていた仮
想空間は、対応するアドレス変換情報のＴＴＢ内におけ
る数が減少することになる。このようなＴＴＢ内での入
れ換え動作を繰り返えすことにより、ＳＴＰスタック内
のある８ＴＰは対応するＴＴＢ内情種情報くなるために
無効となる場合がある。このように無効なＳＴＰが８Ｔ
Ｐスタツク内に存在する場合においても、前記ＦＩＦｏ
アルゴリズムやＬＲＵアルゴリズムのみにより新しいＳ
ＴＰを登録すべきＳＴＰスタックのエントリーを指定す
ると、有効なＳＴＰと新しいＳＴＰとの入れ換えが生ず
る場合があり、入れ換え動作により追い出された８ＴＰ
に対応するＴＴＢ内情種情報効化されるためにＴＴＢの
使用効率が下がってしまう。
すると、例えばある仮想空間で動作していたプログラム
が不必要となり、その仮想空間を示すＳＴＰに対応する
ＴＴＢ内情種情報効化する。このＴＴＢ内情種情報効化
することにより、８ＴＰスタツク内の該８ＴＰは対応す
るＴＴＢ内情種情報くなるために無効となる。又、ある
仮口空間で動作しているプログラムの論理アドレスと実
アドレスの対をＴＴＢに登録する場合に、登録のために
指定されたＴＴＢのエントリーの他に、仮想空間で用い
られている論理アドレスと実アドレスの対が登録されて
いた場合には、ＴＴＢ内で仮想アドレスと実アドレスの
対の入れ換えが行なわれる。この入れ換え動作によりＴ
ＴＢから追い出されたアドレス変換情報を用いていた仮
想空間は、対応するアドレス変換情報のＴＴＢ内におけ
る数が減少することになる。このようなＴＴＢ内での入
れ換え動作を繰り返えすことにより、ＳＴＰスタック内
のある８ＴＰは対応するＴＴＢ内情種情報くなるために
無効となる場合がある。このように無効なＳＴＰが８Ｔ
Ｐスタツク内に存在する場合においても、前記ＦＩＦｏ
アルゴリズムやＬＲＵアルゴリズムのみにより新しいＳ
ＴＰを登録すべきＳＴＰスタックのエントリーを指定す
ると、有効なＳＴＰと新しいＳＴＰとの入れ換えが生ず
る場合があり、入れ換え動作により追い出された８ＴＰ
に対応するＴＴＢ内情種情報効化されるためにＴＴＢの
使用効率が下がってしまう。
先ず、ＦＩＦＯアルゴリズムを用いた従来の方式を、第
１図とともに説明する。第１″図中、ｌは８ＴＰをスタ
ックする８ＴＰスタツク、２はＳＴＰスタックの全領塘
をサーチするためのサーチカウンタ、３は次にどのエン
トリーにスタックするかを指定する次エントリー指定カ
ウンタ、４は各カウンタ出力を選択しＳＴＰスタックを
アクセスするためのアドレスを送るエントリーセレクタ
、５は現用の８ＴＰが登録されている８ ’ｌ’ Ｐス
タックのエントリーを保持する現用識別子レジスタ、６
はＳＴＰスタックをサーチした際に、８ＴＰと一致した
エントリーを保持する画数識別子レジスタ、１１は８Ｔ
Ｐレジスタ、１２は８ＴＰレジスタ１１と８ＴＰスタツ
ク１の読出しデータを比較する比較器、２０は次エント
リー指定カウンタ３に初期値をセットするための次エン
トリー指定カウンタ入力信号、２１はサーチするエント
リーのアドレスを指定するサーチカウンタ出力信号、２
２は８ＴＰを８ＴＰレジスタ１１にセットするためのＳ
ＴＰレジスタ入力信号、２３は８ＴＰレジスタ１１の内
容を８ＴＰスタツクにスタックするか、もしくは比較器
１２への入力となるＳＴＰレジスタ出力信号、２４はＳ
ＴＰスタック１から読み出した比較器１２への入力とな
る８ＴＰスタック出力信号、２５は比較器１２の出力信
号であり、一致識別子しジスタロのセット条件となる８
ＴＰ一致信号である。２６は８ＴＰスタツクをアクセス
するためのアドレスを送るエントリーセレクタ出力信号
、２７はエントリーセレクタ４、もしくは現用識別子レ
ジスタ５の入力となる次エントリー指定カウンタ出力信
号、２８は現用識別子レジスタ５の入力、もしくはＴＴ
Ｂのパージを行なう時に、どの仮想空間に対してパージ
を行なうかを示す識別子を送るための画数識別子レジス
タ出力信号、２９は現用の８ＴＰに対する識別子をＴＴ
Ｂに送るための現用識別子レジスタ出力信号である。
１図とともに説明する。第１″図中、ｌは８ＴＰをスタ
ックする８ＴＰスタツク、２はＳＴＰスタックの全領塘
をサーチするためのサーチカウンタ、３は次にどのエン
トリーにスタックするかを指定する次エントリー指定カ
ウンタ、４は各カウンタ出力を選択しＳＴＰスタックを
アクセスするためのアドレスを送るエントリーセレクタ
、５は現用の８ＴＰが登録されている８ ’ｌ’ Ｐス
タックのエントリーを保持する現用識別子レジスタ、６
はＳＴＰスタックをサーチした際に、８ＴＰと一致した
エントリーを保持する画数識別子レジスタ、１１は８Ｔ
Ｐレジスタ、１２は８ＴＰレジスタ１１と８ＴＰスタツ
ク１の読出しデータを比較する比較器、２０は次エント
リー指定カウンタ３に初期値をセットするための次エン
トリー指定カウンタ入力信号、２１はサーチするエント
リーのアドレスを指定するサーチカウンタ出力信号、２
２は８ＴＰを８ＴＰレジスタ１１にセットするためのＳ
ＴＰレジスタ入力信号、２３は８ＴＰレジスタ１１の内
容を８ＴＰスタツクにスタックするか、もしくは比較器
１２への入力となるＳＴＰレジスタ出力信号、２４はＳ
ＴＰスタック１から読み出した比較器１２への入力とな
る８ＴＰスタック出力信号、２５は比較器１２の出力信
号であり、一致識別子しジスタロのセット条件となる８
ＴＰ一致信号である。２６は８ＴＰスタツクをアクセス
するためのアドレスを送るエントリーセレクタ出力信号
、２７はエントリーセレクタ４、もしくは現用識別子レ
ジスタ５の入力となる次エントリー指定カウンタ出力信
号、２８は現用識別子レジスタ５の入力、もしくはＴＴ
Ｂのパージを行なう時に、どの仮想空間に対してパージ
を行なうかを示す識別子を送るための画数識別子レジス
タ出力信号、２９は現用の８ＴＰに対する識別子をＴＴ
Ｂに送るための現用識別子レジスタ出力信号である。
以下、便宜上スタックの数が１６で、プラス１の昇順機
能をもつサーチカウンタ２と次エントリー指定カウンタ
３を備えた構成を有するものとして説明する〇 このような構成において、例えば次エントリー指定力゛
ウンタ入力信号２０により次エントリー指定カウンタ３
が初期化され、登録動作を繰り返したのち、次エントリ
ー指定カウンタ３の値が６、すなわち次に登録すべきニ
ジ） ＩＪ−がスタック番号６である場合、仮想空間が
入れ換わり、その結果スタック番号１のエントリーにあ
るテーブルポインタ語８ＴＰＡに対応するＴＴＢ内のア
ドレス変換情報が不必要になり、以後のアドレス変換で
使わなくなるとする。このとき、従来のＦＩＦＯアルゴ
リズムでは、５ＴＰＡをＳＴ’Ｐレジスタ１１に８ＴＰ
レジスタ入力信号２２により設定し、サーチカウンタ２
を零に初期化する。この後５ＴＰＡが８ＴＰスタツク１
に登録されているかどうかをテストするために、サーチ
カウンタ２を逐次カウントアツプしてエントリーセレク
タ４を介して８ＴＰスタツクｌにアドレスを送り、スタ
ック番号零から順番に読み出し、ＳＴＰスタック出力信
号２４と８ＴＰレジスタ出力信号２３を比較器１２で比
較する。
能をもつサーチカウンタ２と次エントリー指定カウンタ
３を備えた構成を有するものとして説明する〇 このような構成において、例えば次エントリー指定力゛
ウンタ入力信号２０により次エントリー指定カウンタ３
が初期化され、登録動作を繰り返したのち、次エントリ
ー指定カウンタ３の値が６、すなわち次に登録すべきニ
ジ） ＩＪ−がスタック番号６である場合、仮想空間が
入れ換わり、その結果スタック番号１のエントリーにあ
るテーブルポインタ語８ＴＰＡに対応するＴＴＢ内のア
ドレス変換情報が不必要になり、以後のアドレス変換で
使わなくなるとする。このとき、従来のＦＩＦＯアルゴ
リズムでは、５ＴＰＡをＳＴ’Ｐレジスタ１１に８ＴＰ
レジスタ入力信号２２により設定し、サーチカウンタ２
を零に初期化する。この後５ＴＰＡが８ＴＰスタツク１
に登録されているかどうかをテストするために、サーチ
カウンタ２を逐次カウントアツプしてエントリーセレク
タ４を介して８ＴＰスタツクｌにアドレスを送り、スタ
ック番号零から順番に読み出し、ＳＴＰスタック出力信
号２４と８ＴＰレジスタ出力信号２３を比較器１２で比
較する。
スタック番号１２での比較結果において８ＴＰ 一致信
号２５が出ることにより、サーチカウンタ２の値ｌを画
数識別子しジスタロにセットする。そして、一致識別子
レジスタの出力信号により送られた識別子１を用いてＴ
ＴＢを無効化する。この後、再び仮想空間が入れ換わり
新たな８ＴＰを８ＴＰスタツクｌに登録する必要性が生
ずると、新たなＳＴＰをＳＴＰレジスタ１１にＳＴＰレ
ジスタ入力信号２２により設定し、サーチカウンタ２を
零に初期化する。この後、新たな８ＴＰが既に８ＴＰス
タツクに登録済みかどうかテストするために、サーチカ
ウンタ２を逐次カウントアツプしてエントリーセレクタ
４を介してＳＴＰスタックにアドレスを送り、スタック
番号零から順番に読み出し、ＳＴＰスタック出力信号２
４と８ＴＰレジスタ出力信号２３を比較器１２で比較す
る。もし、例えばサーチカウンタ２が１２の時、スタッ
ク番号１２からの８ＴＰスタック出力信号２４とＳＴＰ
レジスタ出力信号２３が比較器１２で比較した結果、５
ＴＰ一致信号２５が出てスタック番号１２に新たな８Ｔ
Ｐと同じＳＴＰが存在する場合は、既に８ＴＰが登録済
とみなし、８ＴＰ一致信号２５によりサーチカウンタ２
の値１２を画数識別子しジスタロにセットし、さらに一
致識別子しジスタロの値を現用識別子レジスタ５にセッ
トして登録動作を終了する。以後、アドレス変換にとも
なってＴＴＢに論理アドレスと実アドレスの対を登録す
る場合や、ＴＴＢを参照する場合には、現用識別子レジ
スタ５の値が現用識別子レジスタ出力信号２９によりＴ
ＴＨに送られこれらに用いられる。
号２５が出ることにより、サーチカウンタ２の値ｌを画
数識別子しジスタロにセットする。そして、一致識別子
レジスタの出力信号により送られた識別子１を用いてＴ
ＴＢを無効化する。この後、再び仮想空間が入れ換わり
新たな８ＴＰを８ＴＰスタツクｌに登録する必要性が生
ずると、新たなＳＴＰをＳＴＰレジスタ１１にＳＴＰレ
ジスタ入力信号２２により設定し、サーチカウンタ２を
零に初期化する。この後、新たな８ＴＰが既に８ＴＰス
タツクに登録済みかどうかテストするために、サーチカ
ウンタ２を逐次カウントアツプしてエントリーセレクタ
４を介してＳＴＰスタックにアドレスを送り、スタック
番号零から順番に読み出し、ＳＴＰスタック出力信号２
４と８ＴＰレジスタ出力信号２３を比較器１２で比較す
る。もし、例えばサーチカウンタ２が１２の時、スタッ
ク番号１２からの８ＴＰスタック出力信号２４とＳＴＰ
レジスタ出力信号２３が比較器１２で比較した結果、５
ＴＰ一致信号２５が出てスタック番号１２に新たな８Ｔ
Ｐと同じＳＴＰが存在する場合は、既に８ＴＰが登録済
とみなし、８ＴＰ一致信号２５によりサーチカウンタ２
の値１２を画数識別子しジスタロにセットし、さらに一
致識別子しジスタロの値を現用識別子レジスタ５にセッ
トして登録動作を終了する。以後、アドレス変換にとも
なってＴＴＢに論理アドレスと実アドレスの対を登録す
る場合や、ＴＴＢを参照する場合には、現用識別子レジ
スタ５の値が現用識別子レジスタ出力信号２９によりＴ
ＴＨに送られこれらに用いられる。
もし、スタック番号１５までの全領域をサーチしても新
たな８ＴＰと同じ８ＴＰが８ＴＰスタツクｌに存在しな
い場合は、次エントリー指定カウンタ３で示すスタック
番号６のエントリーに登録されていた古い８ＴＰと新た
なＳＴＰとの入れ換えを行なう。この際、古い８ＴＰに
対応するＴＴＢ内情種情報在する可能性があるためにＴ
ＴＢ内情種情報効化する必要があるので、次エントリー
指定カウンタ３の値６を現用識別子レジスタ５にセット
し、現用識別子レジスタ出力信号２９により送られた識
別子６を用いてＴＴＢ内の情報を無効化し、次エントリ
ー指定カウンタ３の値をエントリーセレクタ４を介して
ＳＴＰスタック１に送り、スタック番号６のエントリー
に８ＴＰレジスタ出力信号経由で新たな８ＴＰを登録し
、次エントリー指定カウンタ３に１をプラスして、すな
わち７に設定して登録動作を終了する。次エントリー指
定カウンタ３は１５の次は零となり、以後、サイクリッ
クに繰り返す。
たな８ＴＰと同じ８ＴＰが８ＴＰスタツクｌに存在しな
い場合は、次エントリー指定カウンタ３で示すスタック
番号６のエントリーに登録されていた古い８ＴＰと新た
なＳＴＰとの入れ換えを行なう。この際、古い８ＴＰに
対応するＴＴＢ内情種情報在する可能性があるためにＴ
ＴＢ内情種情報効化する必要があるので、次エントリー
指定カウンタ３の値６を現用識別子レジスタ５にセット
し、現用識別子レジスタ出力信号２９により送られた識
別子６を用いてＴＴＢ内の情報を無効化し、次エントリ
ー指定カウンタ３の値をエントリーセレクタ４を介して
ＳＴＰスタック１に送り、スタック番号６のエントリー
に８ＴＰレジスタ出力信号経由で新たな８ＴＰを登録し
、次エントリー指定カウンタ３に１をプラスして、すな
わち７に設定して登録動作を終了する。次エントリー指
定カウンタ３は１５の次は零となり、以後、サイクリッ
クに繰り返す。
ところで、先にスタック番号ｌ内の８ＴＰＡは無効とな
っているにも拘わらず、無効か有効かを知る手段がない
ため、そのエントリーは、次に次エントリー指定カウン
タ３により指定されるまで登録に用いられず、無効なま
ま残るいわゆる新たな８７Ｐを登録する際に有効なＳＴ
Ｐとの入れ換えが起こり、Ｔ’ＦＢの使用効率が低下す
る欠点があった。
っているにも拘わらず、無効か有効かを知る手段がない
ため、そのエントリーは、次に次エントリー指定カウン
タ３により指定されるまで登録に用いられず、無効なま
ま残るいわゆる新たな８７Ｐを登録する際に有効なＳＴ
Ｐとの入れ換えが起こり、Ｔ’ＦＢの使用効率が低下す
る欠点があった。
本発明は上記従来の欠点を除去したものであり、ＳＴＰ
スタック内に登録されている夫々の８ＴＰが有効か無効
か、つまり夫々の８ＴＰに対するＴＴＢ内情種情報在す
るかしないかを知ることにより、新たな８ＴＰを８ＴＰ
スタツクに登録する際に無効な８ＴＰとの入れ換えを優
先させ、ＴＴＢをより効率よく使用できるようにした多
重仮想記憶方式の情報処理装置を提供することを目的と
する。
スタック内に登録されている夫々の８ＴＰが有効か無効
か、つまり夫々の８ＴＰに対するＴＴＢ内情種情報在す
るかしないかを知ることにより、新たな８ＴＰを８ＴＰ
スタツクに登録する際に無効な８ＴＰとの入れ換えを優
先させ、ＴＴＢをより効率よく使用できるようにした多
重仮想記憶方式の情報処理装置を提供することを目的と
する。
以下、本発明の一実施例につき第２図を参照して説明す
る。第２図中、第１．図と同一構成部分には同一符号を
付しである。７は、８ＴＰスタツク内の各エントリーの
ＳＴＰに対応する仮想アドレスと実アドレスの対がＴＴ
Ｂ内に何エントリー存在するかを示す、ＳＴＰスタック
１の各エントリーごとに付けられた８ＴＰ有効カウンタ
（以下■ｃと称す）、８は■０が零、つまり無効なＳＴ
Ｐの゛エン） ＩＪ−を保持する無効識別子レジスタ、
９はｖＯが零であることを検出する８ＴＰ無効検出器、
ｌＯは書き込むべきＶＣの値を決定するＶＣ制御回路、
１３はＴＴＢにおいて論理アドレスと実アドレスの対の
登録動作を行なった際に、ＴＴＢから追い出された論理
アドレスと実アドレスの対がもっていた識別子を保持し
、ｖｃの値から１マイナスさせるエン）ＩＪ−を指定す
る減算指定識別子レジスタ、３０はＶＣを書き込むため
の■ｃ制御回路出力信号、３１はＶＣ出方信号、３２は
ＳＴＰ無効検出器９の出力信号であり、無効識別子レジ
スタ８のセット条件となる８ＴＰ無効信号、３３は現用
識別子レジスタ５の大刀、をなる無効識別子レジスタ出
力信号、３４はＴＴＢから炉い出された仮想空間を示す
識別子を減算指定識別子レジスタ１３にセットするため
の減算指定識別子レジスタ入力信号、３５はエントリー
モレ２２４０人ヵとなる減算指定識別子レジスタ出力信
号である。
る。第２図中、第１．図と同一構成部分には同一符号を
付しである。７は、８ＴＰスタツク内の各エントリーの
ＳＴＰに対応する仮想アドレスと実アドレスの対がＴＴ
Ｂ内に何エントリー存在するかを示す、ＳＴＰスタック
１の各エントリーごとに付けられた８ＴＰ有効カウンタ
（以下■ｃと称す）、８は■０が零、つまり無効なＳＴ
Ｐの゛エン） ＩＪ−を保持する無効識別子レジスタ、
９はｖＯが零であることを検出する８ＴＰ無効検出器、
ｌＯは書き込むべきＶＣの値を決定するＶＣ制御回路、
１３はＴＴＢにおいて論理アドレスと実アドレスの対の
登録動作を行なった際に、ＴＴＢから追い出された論理
アドレスと実アドレスの対がもっていた識別子を保持し
、ｖｃの値から１マイナスさせるエン）ＩＪ−を指定す
る減算指定識別子レジスタ、３０はＶＣを書き込むため
の■ｃ制御回路出力信号、３１はＶＣ出方信号、３２は
ＳＴＰ無効検出器９の出力信号であり、無効識別子レジ
スタ８のセット条件となる８ＴＰ無効信号、３３は現用
識別子レジスタ５の大刀、をなる無効識別子レジスタ出
力信号、３４はＴＴＢから炉い出された仮想空間を示す
識別子を減算指定識別子レジスタ１３にセットするため
の減算指定識別子レジスタ入力信号、３５はエントリー
モレ２２４０人ヵとなる減算指定識別子レジスタ出力信
号である。
便宜上、スタックの数が１６で、プラス１の昇順機能を
もつサーチカウンタ２と次エントリー指定カウンタ３を
備えた構成を有するものとして、以下に説明する。
もつサーチカウンタ２と次エントリー指定カウンタ３を
備えた構成を有するものとして、以下に説明する。
上記構成になる情報処理装置において、ＳＴＰスタック
内の有効な８ＴＰ、例えばスタック番号１内の５ＴＰＡ
と同じ８ＴＰに対応するＴＴＢ内のアドレス変換情報が
不必要になった場合は、該８ＴＰを８ＴＰレジスタ１１
に８ＴＰレジスタ入力信号２２により設定し、サーチカ
ウンタ２を零に初期化する。この後、５ＴＰＡが８ＴＰ
スタツクｌに登録されているかどうかテストするために
、サーチカウンタ２を逐次カウントアツプしてエントリ
ーセレクタ４を介して８ＴＰスタツク１にアドレスを送
り、スタック番号零から順番に読み出し、８ＴＰスタッ
ク出力信号２４と８ＴＰレジスタ出力信号２３とを比較
器１２で比較する。そしてサーチカウンタ２の値が１の
とき、８ＴＰ一致信号２５が出ることによりサーチカウ
ンタ２の値１を画数識別子しジスタロにセットする。そ
して、一致識別子しジスタロの値をエントリーセレクタ
４を介して８ＴＰスタツクｌにアドレスを送り、ｖｃ制
御回路ｌＯによりＶＣ書込データ零を発生し、ｖｃ制御
回路出力信号３０を経由してスタック番号ｌに対応する
ＶＣ７に８ＴＰＡＫ対応するｖｃとして、零データをＶ
ＯＡとして書き込む。そして、一致識別子レジスタ出力
信号２８により送られた識別子ｌを用いてＴＴＢを無効
化する。この後、仮想空間が入れ換わり新たな８ＴＰを
ＳＴＰスタック１に登録する必要が生じ、スタック番号
零から１５の全領−に新たな８ＴＰと同じＳＴＰが８Ｔ
Ｐスタツク１に存在しない場合を考えると、先ず、新た
なＳＴＰをＳＴＰレジスタ１１にＳＴＰレジスタ入力信
号２２により設定し、サーチカウンタ２を零に初期化す
る。この後、新たな８ＴＰが８ＴＰスタツクｌに登録さ
れているかどうかテストするために、サーチカウンタ２
を逐次カウントアツプしてエントリーセレクタ４を介し
てＳＴＰスタックｌにアドレスを送り、スタック番号零
から順番に読み出し、８ＴＰスタック出力信号２４とＳ
ＴＰレジスタ出力信号２３とを比較器１２で比較し、新
たなＳＴＰと同じ８ＴＰが存在するか調べるとともに、
ＶＣ出力信号３１を８ＴＰ無効検出器９によりＶＣが零
かどうかを調べる。サーチカウンタ２の値が１のとき、
読み出したＶＯＡが零であるために８ＴＰ無効信号が出
ることにより、サーチカウンタ２の値ｌを無効識別子レ
ジスタ８にセットする。その後、スタック番号１５まで
サーチを繰り返えすが、８ＴＰ一致信号がでないので、
サーチカウンタ１５がサーチを終了し無効識別子レジス
タ８の値ｌを現用識別子レジスタ５にセットする。さら
に、現用識別子レジスタの値ｌをエントリーセレクタ４
を介してアドレスをＳＴＰスタック１に送り、無効と判
断されたＶＣが、零のエントリー（本例ではスタック番
号ｌ）にＳＴＰレジスタ出力信月２３経由で新たな８Ｔ
Ｐを８ＴＰスタツク１に登録する。
内の有効な８ＴＰ、例えばスタック番号１内の５ＴＰＡ
と同じ８ＴＰに対応するＴＴＢ内のアドレス変換情報が
不必要になった場合は、該８ＴＰを８ＴＰレジスタ１１
に８ＴＰレジスタ入力信号２２により設定し、サーチカ
ウンタ２を零に初期化する。この後、５ＴＰＡが８ＴＰ
スタツクｌに登録されているかどうかテストするために
、サーチカウンタ２を逐次カウントアツプしてエントリ
ーセレクタ４を介して８ＴＰスタツク１にアドレスを送
り、スタック番号零から順番に読み出し、８ＴＰスタッ
ク出力信号２４と８ＴＰレジスタ出力信号２３とを比較
器１２で比較する。そしてサーチカウンタ２の値が１の
とき、８ＴＰ一致信号２５が出ることによりサーチカウ
ンタ２の値１を画数識別子しジスタロにセットする。そ
して、一致識別子しジスタロの値をエントリーセレクタ
４を介して８ＴＰスタツクｌにアドレスを送り、ｖｃ制
御回路ｌＯによりＶＣ書込データ零を発生し、ｖｃ制御
回路出力信号３０を経由してスタック番号ｌに対応する
ＶＣ７に８ＴＰＡＫ対応するｖｃとして、零データをＶ
ＯＡとして書き込む。そして、一致識別子レジスタ出力
信号２８により送られた識別子ｌを用いてＴＴＢを無効
化する。この後、仮想空間が入れ換わり新たな８ＴＰを
ＳＴＰスタック１に登録する必要が生じ、スタック番号
零から１５の全領−に新たな８ＴＰと同じＳＴＰが８Ｔ
Ｐスタツク１に存在しない場合を考えると、先ず、新た
なＳＴＰをＳＴＰレジスタ１１にＳＴＰレジスタ入力信
号２２により設定し、サーチカウンタ２を零に初期化す
る。この後、新たな８ＴＰが８ＴＰスタツクｌに登録さ
れているかどうかテストするために、サーチカウンタ２
を逐次カウントアツプしてエントリーセレクタ４を介し
てＳＴＰスタックｌにアドレスを送り、スタック番号零
から順番に読み出し、８ＴＰスタック出力信号２４とＳ
ＴＰレジスタ出力信号２３とを比較器１２で比較し、新
たなＳＴＰと同じ８ＴＰが存在するか調べるとともに、
ＶＣ出力信号３１を８ＴＰ無効検出器９によりＶＣが零
かどうかを調べる。サーチカウンタ２の値が１のとき、
読み出したＶＯＡが零であるために８ＴＰ無効信号が出
ることにより、サーチカウンタ２の値ｌを無効識別子レ
ジスタ８にセットする。その後、スタック番号１５まで
サーチを繰り返えすが、８ＴＰ一致信号がでないので、
サーチカウンタ１５がサーチを終了し無効識別子レジス
タ８の値ｌを現用識別子レジスタ５にセットする。さら
に、現用識別子レジスタの値ｌをエントリーセレクタ４
を介してアドレスをＳＴＰスタック１に送り、無効と判
断されたＶＣが、零のエントリー（本例ではスタック番
号ｌ）にＳＴＰレジスタ出力信月２３経由で新たな８Ｔ
Ｐを８ＴＰスタツク１に登録する。
ここで、次エントリー指定カウンタ３は変化しない。そ
の後のＴＴＢへの論理アドレスと実アドレスの対の登録
は、現用識別子レジスタ出力信号２９で送られた識別子
ｌを用いて行なわれる。又、例えば現用識別子レジスタ
５の値が１２のときにＴＴＢへの論理アドレスと実アド
レスの対を登録し、その結果スタック番号９に対応した
ＴＴＢ内情軸情報い出されたとすると、まず減算指定識
別子レジスタ入力信号３４により’［’ Ｔ Ｂから追
い出されたＴＴＢ内情軸情報っていた８ＴＰスタツク１
の、このエントリーに登録されているＳＴＰに対応する
かを示す識別子９を減算指定識別子レジスタ１３にセッ
トする。
の後のＴＴＢへの論理アドレスと実アドレスの対の登録
は、現用識別子レジスタ出力信号２９で送られた識別子
ｌを用いて行なわれる。又、例えば現用識別子レジスタ
５の値が１２のときにＴＴＢへの論理アドレスと実アド
レスの対を登録し、その結果スタック番号９に対応した
ＴＴＢ内情軸情報い出されたとすると、まず減算指定識
別子レジスタ入力信号３４により’［’ Ｔ Ｂから追
い出されたＴＴＢ内情軸情報っていた８ＴＰスタツク１
の、このエントリーに登録されているＳＴＰに対応する
かを示す識別子９を減算指定識別子レジスタ１３にセッ
トする。
次に、減算指定識別子レジスタ１３の値９を、エントリ
ーセレクタ４を介してアドレスとしてＳＴＰ’スタック
ｌに送る。そして、スタック番号９に対応するＶＣ７を
読み出し、ＶＣ出力信号３１を経由してｖＯ制御回路１
０に送り、ＶＣ制御回路１０によりｌマイナスされた値
をＶＣ制御回路出力信号３０を経由してスタック番号９
に対応する■０に書き込む。続いて、現用識別子レジス
タ５の値１２をエントリーセレクタ４を介してアドレス
としてＳＴＰスタックｌに送る。そして、スタック番号
１２に対応するＶＣ７を読み出し、ＶＣ出力信号３１を
経由してＶＯ制御回路ｌＯに送り、ＶＣ制御回路１０に
よりｌプラスされた値をＶＣ制御回路出力信号３０経由
でスタック番号１２に対応するＶＣに書き込む。この減
算動作により、もしも、スタック番号９に対応するＶＣ
が零になった場合には、スタック番号９に登録されてい
る８ＴＰは無効となり、その後、仮想空間が入れ換わり
新たなＳＴＰをＳＴＰスタックに登録する必要が生じ、
スタック番号零から１５の全領域に新たなＳＴＰと同じ
ＳＴＰが存在せず、さらに、スタック番号零から１５の
全領域にｖＯが零のエントリーが存在しない場合には、
従来のように次エントリー指定カウンタ３で示されるエ
ントリーに新たな８ＴＰを登録し、次エントリー指定カ
ウンタ３の値を現用識別子レジスタ５にセットし、現用
識別子レジスタ出力信号２９を経由してＴＴＨに識別子
を送り、ＳＴＰスタック１から追い出された８ＴＰに対
応するＴ’ｌ’Ｂ内情報を無情報する。そして、次エン
トリー指定カウンタ３に１プラスする。
ーセレクタ４を介してアドレスとしてＳＴＰ’スタック
ｌに送る。そして、スタック番号９に対応するＶＣ７を
読み出し、ＶＣ出力信号３１を経由してｖＯ制御回路１
０に送り、ＶＣ制御回路１０によりｌマイナスされた値
をＶＣ制御回路出力信号３０を経由してスタック番号９
に対応する■０に書き込む。続いて、現用識別子レジス
タ５の値１２をエントリーセレクタ４を介してアドレス
としてＳＴＰスタックｌに送る。そして、スタック番号
１２に対応するＶＣ７を読み出し、ＶＣ出力信号３１を
経由してＶＯ制御回路ｌＯに送り、ＶＣ制御回路１０に
よりｌプラスされた値をＶＣ制御回路出力信号３０経由
でスタック番号１２に対応するＶＣに書き込む。この減
算動作により、もしも、スタック番号９に対応するＶＣ
が零になった場合には、スタック番号９に登録されてい
る８ＴＰは無効となり、その後、仮想空間が入れ換わり
新たなＳＴＰをＳＴＰスタックに登録する必要が生じ、
スタック番号零から１５の全領域に新たなＳＴＰと同じ
ＳＴＰが存在せず、さらに、スタック番号零から１５の
全領域にｖＯが零のエントリーが存在しない場合には、
従来のように次エントリー指定カウンタ３で示されるエ
ントリーに新たな８ＴＰを登録し、次エントリー指定カ
ウンタ３の値を現用識別子レジスタ５にセットし、現用
識別子レジスタ出力信号２９を経由してＴＴＨに識別子
を送り、ＳＴＰスタック１から追い出された８ＴＰに対
応するＴ’ｌ’Ｂ内情報を無情報する。そして、次エン
トリー指定カウンタ３に１プラスする。
次エントリー指定カウンタ３の値は、登録時に新たな８
ＴＰと同じ８ＴＰがスタック番号零から１５の全領域に
存在せず、さらに、スタック番号零から１５の全領域に
ＶＣが零のエン） ＩＪ−が存在しない場合にのみ、１
プラスされるので、有効な８ＴＰを追い出し、それにと
もなって、対応するＴＴＢ内情軸情報効化する確率が少
なくなり、それだけＴＴＢを有効に活用できる。
ＴＰと同じ８ＴＰがスタック番号零から１５の全領域に
存在せず、さらに、スタック番号零から１５の全領域に
ＶＣが零のエン） ＩＪ−が存在しない場合にのみ、１
プラスされるので、有効な８ＴＰを追い出し、それにと
もなって、対応するＴＴＢ内情軸情報効化する確率が少
なくなり、それだけＴＴＢを有効に活用できる。
なお、上記実施例では、ＦＩＦＯアルゴリズムを用いた
多重仮想記憶方式の情報処理装置について説明したが、
ＬＲＵアルゴリズムを用いている場合であってもよく、
上記実施例と同様の効果を奏する。
多重仮想記憶方式の情報処理装置について説明したが、
ＬＲＵアルゴリズムを用いている場合であってもよく、
上記実施例と同様の効果を奏する。
このように、上記構成になる多重仮想記憶方式の情報処
理装置によれば、ＳＴＰ有効カウンタによりＳＴＰ登録
の新たな要求があった場合、無効な８ＴＰを簡単に判別
でき、その領域にＳＴＰをセットすることができ、これ
によりＴＴＢをなるべく無効化しないように制御してＴ
ＴＢをより有効に利用することができる。
理装置によれば、ＳＴＰ有効カウンタによりＳＴＰ登録
の新たな要求があった場合、無効な８ＴＰを簡単に判別
でき、その領域にＳＴＰをセットすることができ、これ
によりＴＴＢをなるべく無効化しないように制御してＴ
ＴＢをより有効に利用することができる。
第１図は従来の多重仮想記憶方式の情報処理装置を説明
するためのブロック図、第２図は本発明になる多重仮想
記憶方式の情報処理装置の一実施例のブロック図である
。 １・・・・−８ＴＰスタツク、２・・−・・・サーチカ
ウンタ、３−・・−・−次エントリー指定カウンタ、４
・−・−エントリーセレクタ、５−−−一現用識別子レ
ジスタ、６−−−一致識別子レジスタ、７・−・・・−
８ＴＰ有効カウンタ、８−・・・・・・・無効識別子レ
ジスタ、９−・−８ＴＰ無効検出器、１０−・−８ＴＰ
有効力ウンタ制御回路、１１−・・・・−８ＴＰレジス
タ、１２・・・−比較器、１３・・・・・・・・減算指
定識別子レジスタ。 代理人 葛野信− 第１図
するためのブロック図、第２図は本発明になる多重仮想
記憶方式の情報処理装置の一実施例のブロック図である
。 １・・・・−８ＴＰスタツク、２・・−・・・サーチカ
ウンタ、３−・・−・−次エントリー指定カウンタ、４
・−・−エントリーセレクタ、５−−−一現用識別子レ
ジスタ、６−−−一致識別子レジスタ、７・−・・・−
８ＴＰ有効カウンタ、８−・・・・・・・無効識別子レ
ジスタ、９−・−８ＴＰ無効検出器、１０−・−８ＴＰ
有効力ウンタ制御回路、１１−・・・・−８ＴＰレジス
タ、１２・・・−比較器、１３・・・・・・・・減算指
定識別子レジスタ。 代理人 葛野信− 第１図
Claims (1)
- 多重仮想記憶方式の情報処理装置において、テーブルポ
インタ語スタックと、上記テーブルポインタ語スタック
のどの位置に次に登録するかを指定するレジスタと、上
記テーブルポインタ語スタックの各エントリごとにアド
レス変換バッファ内において、該テーブルポインタ語に
対応する論理アドレスと実アドレスの対が格納されてい
るエントリー数を示すテーブルポインタ語有効カウンタ
を備えてなり、これによりテーブルポインタ語の入れ換
えを行なうようにしたことを特徴とする多重仮想記憶方
式の情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56151252A JPS5853078A (ja) | 1981-09-24 | 1981-09-24 | 多重仮想記憶方式の情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56151252A JPS5853078A (ja) | 1981-09-24 | 1981-09-24 | 多重仮想記憶方式の情報処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5853078A true JPS5853078A (ja) | 1983-03-29 |
Family
ID=15514592
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56151252A Pending JPS5853078A (ja) | 1981-09-24 | 1981-09-24 | 多重仮想記憶方式の情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5853078A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60189015A (ja) * | 1984-03-07 | 1985-09-26 | Toshiba Corp | プロセス監視装置 |
-
1981
- 1981-09-24 JP JP56151252A patent/JPS5853078A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60189015A (ja) * | 1984-03-07 | 1985-09-26 | Toshiba Corp | プロセス監視装置 |
| JPH0444769B2 (ja) * | 1984-03-07 | 1992-07-22 | Tokyo Shibaura Electric Co |
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